関数 | |
default_nettype none timescale KEEP_HIERARCHY module | dq_io_pad (input wire input_clk, input wire clk, input wire clk90, input wire reset, inout wire io_pad, output wire dq_data_from_io, input wire tri_ddr_ce_to_io, input wire tri_ddr_d0_to_io, input wire tri_ddr_d1_to_io, input wire data_ddr_ce_to_io, input wire data_ddr_d0_to_io, input wire data_ddr_d1_to_io) |
ODDR2 | DDR_ALIGNMENT ("NONE") |
ODDR2 | SRTYPE ("ASYNC")) ODDR2_TRI(.Q(tri_out) |
ODDR2 | C0 (clk270) |
ODDR2 | C1 (clk90) |
ODDR2 | CE (tri_ddr_ce_to_io) |
ODDR2 | D0 (tri_ddr_d0_to_io) |
ODDR2 | D1 (tri_ddr_d1_to_io) |
ODDR2 | R (1'b0) |
ODDR2 | S (reset)) |
ODDR2 | SRTYPE ("SYNC")) ODDR2_DATA(.Q(to_io_pad) |
ODDR2 | CE (data_ddr_ce_to_io) |
ODDR2 | D0 (data_ddr_d0_to_io) |
ODDR2 | D1 (data_ddr_d1_to_io) |
IOBUF | IOBUF_DQ (.O(dq_data_from_io),.IO(io_pad),.I(to_io_pad),.T(tri_out)) |
変数 | |
wire | input_clkx = ~input_clk |
wire | clkx = ~clk |
wire | tri_out |
wire | to_io_pad |
wire | clk270 = ~clk90 |
ODDR2 C0 | ( | clk270 | ) |
ODDR2 C1 | ( | clk90 | ) |
ODDR2 CE | ( | data_ddr_ce_to_io | ) |
ODDR2 CE | ( | tri_ddr_ce_to_io | ) |
ODDR2 D0 | ( | data_ddr_d0_to_io | ) |
ODDR2 D0 | ( | tri_ddr_d0_to_io | ) |
ODDR2 D1 | ( | data_ddr_d1_to_io | ) |
ODDR2 D1 | ( | tri_ddr_d1_to_io | ) |
ODDR2 DDR_ALIGNMENT | ( | "NONE" | ) |
default_nettype none timescale KEEP_HIERARCHY module dq_io_pad | ( | input wire | input_clk, | |
input wire | clk, | |||
input wire | clk90, | |||
input wire | reset, | |||
inout wire | io_pad, | |||
output wire | dq_data_from_io, | |||
input wire | tri_ddr_ce_to_io, | |||
input wire | tri_ddr_d0_to_io, | |||
input wire | tri_ddr_d1_to_io, | |||
input wire | data_ddr_ce_to_io, | |||
input wire | data_ddr_d0_to_io, | |||
input wire | data_ddr_d1_to_io | |||
) |
IOBUF IOBUF_DQ | ( | . | Odq_data_from_io, | |
. | IOio_pad, | |||
. | Ito_io_pad, | |||
. | Ttri_out | |||
) |
ODDR2 R | ( | 1' | b0 | ) |
ODDR2 S | ( | reset | ) |
ODDR2 SRTYPE | ( | "SYNC" | ) |
ODDR2 SRTYPE | ( | "ASYNC" | ) |
dq_io_pad.v の 28 行で定義されています。
dq_io_pad.v の 24 行で定義されています。
assign input_clkx = ~input_clk |
dq_io_pad.v の 23 行で定義されています。
wire to_io_pad |
dq_io_pad.v の 27 行で定義されています。
wire tri_out |
dq_io_pad.v の 25 行で定義されています。