simulation/DDR2_burst_test_tb.v

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関数
	always (posedge ddr2_clk, posedge reset) if(reset) enable_o<
else	if (cmd==3'b100) enable_o< = 1'b1
always *	if (enable_o==1'b1) ddr2_dqs_fpgan<
変数
default_nettype none timescale module	DDR2_burst_test_tb
include ddr2_parameters vh include ddr2_cont_parameters vh wire[DQ_BITS-1:0]	dq
wire[DQS_BITS-1:0]	dqs
reg	reset
wire[DQS_BITS-1:0]	ddr2_dqs_fpga
wire[DQS_BITS-1:0]	ddr2_dqs_sdram
wire[DQS_BITS-1:0]	ddr2_dqs_n_fpga
wire[DQS_BITS-1:0]	ddr2_dqs_n_sdram
wire[DQ_BITS-1:0]	ddr2_dq_fpga
wire[DQ_BITS-1:0]	ddr2_dq_sdram
reg[DQS_BITS-1:0]	ddr2_dqs_fpgan
reg[DQS_BITS-1:0]	ddr2_dqs_sdramn
reg[DQS_BITS-1:0]	ddr2_dqs_n_fpgan
reg[DQS_BITS-1:0]	ddr2_dqs_n_sdramn
reg[DQ_BITS-1:0]	ddr2_dq_fpgan
reg[DQ_BITS-1:0]	ddr2_dq_sdramn
wire	ddr2_clk
wire	ddr2_clkb
wire	ddr2_cke
wire	ddr2_csb
wire	ddr2_rasb
wire	ddr2_casb
wire	ddr2_web
wire[DM_BITS-1:0]	ddr2_dm
wire[1:0]	ddr2_ba
wire[ADDR_BITS-1:0]	ddr2_address
reg	enable_o
reg	clk
wire[2:0]	cmd = {ddr2_rasb, ddr2_casb, ddr2_web}
reg	sdram_clk
reg	sdram_clkb
reg[12:0]	sdram_address
reg[1:0]	sdram_ba
reg	sdram_cke
reg	sdram_csb
reg	sdram_rasb
reg	sdram_casb
reg	sdram_web
reg[1:0]	sdram_dmn
wire[1:0]	sdram_dm
wire[3:0]	LED
reg	sd_loop_in
wire	sd_loop_out
parameter	DELAY_TIME = 1500
parameter	CLK_PERIOD = 20000

---

関数

always	(	posedge	ddr2_clk,
		posedge	reset
	)

always* if

(

enable_o

= =1'b1

)

else if

(

cmd

= =3'b100

)

= 1'b1

---

変数

reg clk

DDR2_burst_test_tb.v の 25 行で定義されています。

parameter CLK_PERIOD = 20000

DDR2_burst_test_tb.v の 40 行で定義されています。

assign cmd = {ddr2_rasb, ddr2_casb, ddr2_web}

DDR2_burst_test_tb.v の 26 行で定義されています。

wire [ADDR_BITS-1:0] ddr2_address

DDR2_burst_test_tb.v の 23 行で定義されています。

wire [1:0] ddr2_ba

DDR2_burst_test_tb.v の 22 行で定義されています。

default_nettype none timescale module DDR2_burst_test_tb

DDR2_burst_test_tb.v の 5 行で定義されています。

wire ddr2_casb

DDR2_burst_test_tb.v の 20 行で定義されています。

wire ddr2_cke

DDR2_burst_test_tb.v の 20 行で定義されています。

wire ddr2_clk

DDR2_burst_test_tb.v の 19 行で定義されています。

wire ddr2_clkb

DDR2_burst_test_tb.v の 19 行で定義されています。

wire ddr2_csb

DDR2_burst_test_tb.v の 20 行で定義されています。

wire [DM_BITS-1:0] ddr2_dm

DDR2_burst_test_tb.v の 21 行で定義されています。

wire [DQ_BITS-1:0] ddr2_dq_fpga

DDR2_burst_test_tb.v の 15 行で定義されています。

reg [DQ_BITS-1:0] ddr2_dq_fpgan

DDR2_burst_test_tb.v の 18 行で定義されています。

wire [DQ_BITS-1:0] ddr2_dq_sdram

DDR2_burst_test_tb.v の 15 行で定義されています。

reg [DQ_BITS-1:0] ddr2_dq_sdramn

DDR2_burst_test_tb.v の 18 行で定義されています。

wire [DQS_BITS-1:0] ddr2_dqs_fpga

DDR2_burst_test_tb.v の 13 行で定義されています。

reg [DQS_BITS-1:0] ddr2_dqs_fpgan

DDR2_burst_test_tb.v の 16 行で定義されています。

wire [DQS_BITS-1:0] ddr2_dqs_n_fpga

DDR2_burst_test_tb.v の 14 行で定義されています。

reg [DQS_BITS-1:0] ddr2_dqs_n_fpgan

DDR2_burst_test_tb.v の 17 行で定義されています。

wire [DQS_BITS-1:0] ddr2_dqs_n_sdram

DDR2_burst_test_tb.v の 14 行で定義されています。

reg [DQS_BITS-1:0] ddr2_dqs_n_sdramn

DDR2_burst_test_tb.v の 17 行で定義されています。

wire [DQS_BITS-1:0] ddr2_dqs_sdram

DDR2_burst_test_tb.v の 13 行で定義されています。

reg [DQS_BITS-1:0] ddr2_dqs_sdramn

DDR2_burst_test_tb.v の 16 行で定義されています。

wire ddr2_rasb

DDR2_burst_test_tb.v の 20 行で定義されています。

wire ddr2_web

DDR2_burst_test_tb.v の 20 行で定義されています。

parameter DELAY_TIME = 1500

DDR2_burst_test_tb.v の 39 行で定義されています。

include ddr2_parameters vh include ddr2_cont_parameters vh wire [DQ_BITS-1:0] dq

DDR2_burst_test_tb.v の 10 行で定義されています。

wire [DQS_BITS-1:0] dqs

DDR2_burst_test_tb.v の 11 行で定義されています。

reg enable_o

DDR2_burst_test_tb.v の 24 行で定義されています。

wire [3:0] LED

DDR2_burst_test_tb.v の 35 行で定義されています。

reg reset

DDR2_burst_test_tb.v の 12 行で定義されています。

reg sd_loop_in

DDR2_burst_test_tb.v の 36 行で定義されています。

wire sd_loop_out

DDR2_burst_test_tb.v の 37 行で定義されています。

reg [12:0] sdram_address

DDR2_burst_test_tb.v の 29 行で定義されています。

reg [1:0] sdram_ba

DDR2_burst_test_tb.v の 30 行で定義されています。

reg sdram_casb

DDR2_burst_test_tb.v の 32 行で定義されています。

reg sdram_cke

DDR2_burst_test_tb.v の 31 行で定義されています。

reg sdram_clk

DDR2_burst_test_tb.v の 27 行で定義されています。

reg sdram_clkb

DDR2_burst_test_tb.v の 28 行で定義されています。

reg sdram_csb

DDR2_burst_test_tb.v の 32 行で定義されています。

wire [1:0] sdram_dm

DDR2_burst_test_tb.v の 34 行で定義されています。

reg [1:0] sdram_dmn

DDR2_burst_test_tb.v の 33 行で定義されています。

reg sdram_rasb

DDR2_burst_test_tb.v の 32 行で定義されています。

reg sdram_web

DDR2_burst_test_tb.v の 32 行で定義されています。