関数 | |
default_nettype none timescale KEEP_HIERARCHY module | dqsb_io_pad (input wire clk, input wire reset, inout wire io_pad, input wire dqs_reset, input wire dqs_enable, output wire dqs_clk) |
ODDR2 | DDR_ALIGNMENT ("NONE") |
ODDR2 | SRTYPE ("SYNC")) ODDR2_DATA(.Q(to_io_pad) |
ODDR2 | C0 (clk) |
ODDR2 | C1 (~clk) |
ODDR2 | CE (1'b1) |
ODDR2 | D0 (1'b0) |
ODDR2 | D1 (1'b1) |
ODDR2 | R (1'b0) |
ODDR2 | S (dqs_reset)) |
always (posedge clk) beginif(reset) dqs_tri_enable_1d< | |
変数 | |
IOB reg | dqs_tri_enable_1d |
wire | to_io_pad |
always | ( | posedge | clk | ) |
ODDR2 C0 | ( | clk | ) |
ODDR2 C1 | ( | ~ | clk | ) |
ODDR2 CE | ( | 1' | b1 | ) |
ODDR2 D0 | ( | 1' | b0 | ) |
ODDR2 D1 | ( | 1' | b1 | ) |
ODDR2 DDR_ALIGNMENT | ( | "NONE" | ) |
default_nettype none timescale KEEP_HIERARCHY module dqsb_io_pad | ( | input wire | clk, | |
input wire | reset, | |||
inout wire | io_pad, | |||
input wire | dqs_reset, | |||
input wire | dqs_enable, | |||
output wire | dqs_clk | |||
) |
ODDR2 R | ( | 1' | b0 | ) |
ODDR2 S | ( | dqs_reset | ) |
ODDR2 SRTYPE | ( | "SYNC" | ) |
IOB reg dqs_tri_enable_1d |
dqsb_io_pad.v の 16 行で定義されています。
wire to_io_pad |
dqsb_io_pad.v の 17 行で定義されています。