ddr2_sdram_cont/read_write_io.v

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関数
default_nettype none timescale module	read_write_io (reset, clk, clk90, read_timing, read_timing_1b, read_timing_2b, burst_read, output_data, rddata_valid, wrdata_fifo_data, wrdata_fifo_mask, dqs_enable, dqs_reset, ddr2_dq, ddr2_dqs, ddr2_dqs_n, ddr2_dm, sd_loop_in, sd_loop_out)
	always (posedge clk) begin if(reset) begin wrdata_1d< =0
変数
include ddr2_cont_parameters vh input wire	reset
input wire	clk
input wire	clk90
input wire	read_timing
input wire	read_timing_1b
input wire	read_timing_2b
input wire	burst_read
output wire[INTERFACE_DATA_WIDTH-1:0]	output_data
output wire	rddata_valid
input wire[INTERFACE_DATA_WIDTH-1:0]	wrdata_fifo_data
input wire[INTERFACE_MASK_WIDTH-1:0]	wrdata_fifo_mask
input wire	dqs_enable
input wire	dqs_reset
inout wire[DDR2_DATA_WIDTH-1:0]	ddr2_dq
inout wire[DDR2_DQS_DM_WIDTH-1:0]	ddr2_dqs
inout wire[DDR2_DQS_DM_WIDTH-1:0]	ddr2_dqs_n
output wire[DDR2_DQS_DM_WIDTH-1:0]	ddr2_dm
input wire	sd_loop_in
output wire	sd_loop_out
wire	clkx = ~clk
wire	clk270 = ~clk90
wire[DDR2_DATA_WIDTH-1:0]	dq_tri_d0
wire[DDR2_DATA_WIDTH-1:0]	dq_tri_d1
wire[DDR2_DATA_WIDTH-1:0]	dq_tri_ce
wire[DDR2_DATA_WIDTH-1:0]	dq_data_d0
wire[DDR2_DATA_WIDTH-1:0]	dq_data_d1
wire[DDR2_DATA_WIDTH-1:0]	dq_data_ce
wire[DDR2_DQS_DM_WIDTH-1:0]	dqs_reset_io
wire[DDR2_DQS_DM_WIDTH-1:0]	dqs_enable_io
wire[DDR2_DQS_DM_WIDTH-1:0]	dm_data_d0
wire[DDR2_DQS_DM_WIDTH-1:0]	dm_data_d1
wire[DDR2_DQS_DM_WIDTH-1:0]	dm_data_ce
wire	fb_read_timing
reg	rdd_afifo_rd_en
wire	rdd_afifo_empty
wire	rdd_afifo_almost_empty
wire	rdd_afifo_full
wire	rdd_afifo_almost_full
reg[INTERFACE_DATA_WIDTH-1:0]	wrdata_1d
reg[INTERFACE_DATA_WIDTH-1:0]	wrdata_2d
reg[INTERFACE_DATA_WIDTH-1:0]	wrdata_3d
reg[INTERFACE_DATA_WIDTH-1:0]	wrdata_4d
reg[INTERFACE_DATA_WIDTH/2-1:0]	wrdata_3d_half
reg[INTERFACE_DATA_WIDTH/2-1:0]	wrdata_4d_half
reg[INTERFACE_DATA_WIDTH/2-1:0]	wrdata_5d_half
reg[INTERFACE_MASK_WIDTH-1:0]	wrmask_1d
reg[INTERFACE_MASK_WIDTH-1:0]	wrmask_2d
reg[INTERFACE_MASK_WIDTH-1:0]	wrmask_3d
reg[INTERFACE_MASK_WIDTH-1:0]	wrmask_4d
reg[INTERFACE_MASK_WIDTH/2-1:0]	wrmask_3d_half
reg[INTERFACE_MASK_WIDTH/2-1:0]	wrmask_4d_half
reg[INTERFACE_MASK_WIDTH/2-1:0]	wrmask_5d_half
wire[DDR2_DQS_DM_WIDTH-1:0]	dqs_out
wire	gnd
wire	vcc
reg[DDR2_DQS_DM_WIDTH-1:0]	dqs_enable_1d
reg[DDR2_DQS_DM_WIDTH-1:0]	dqs_enable_2d
reg[DDR2_DQS_DM_WIDTH-1:0]	dqs_enable_3d
reg[DDR2_DQS_DM_WIDTH-1:0]	dqs_enable_1d_dq
reg[DDR2_DATA_WIDTH-1:0]	dqs_enable_2d_dq
reg[DDR2_DQS_DM_WIDTH-1:0]	dqs_enable_2d_mask
reg[DDR2_DATA_WIDTH-1:0]	dqs_enable_3d_dq
reg[DDR2_DATA_WIDTH-1:0]	dqs_enable_4d_dq
reg[DDR2_DATA_WIDTH-1:0]	dqs_enable_4d_dq_clk90
reg[DDR2_DQS_DM_WIDTH-1:0]	dqs_enable_3d_mask
reg[DDR2_DQS_DM_WIDTH-1:0]	dqs_enable_4d_mask_clk90
reg[DDR2_DQS_DM_WIDTH-1:0]	dqs_reset_1d
reg[DDR2_DQS_DM_WIDTH-1:0]	dqs_reset_2d
reg[DDR2_DQS_DM_WIDTH-1:0]	dqs_reset_3d
reg[DDR2_DQS_DM_WIDTH-1:0]	dqs_reset_1d_dq
reg[DDR2_DQS_DM_WIDTH-1:0]	dqs_reset_2d_dq
reg[DDR2_DATA_WIDTH-1:0]	dqs_reset_2d_dqtri
reg[DDR2_DQS_DM_WIDTH-1:0]	dqs_reset_3d_dq
reg[DDR2_DATA_WIDTH-1:0]	dqs_reset_3d_dqtri
wire[INTERFACE_DATA_WIDTH-1:0]	dout
reg[INTERFACE_DATA_WIDTH-1:0]	dout_node
reg	valid_node
wire[DDR2_DATA_WIDTH-1:0]	dq_data
wire	dqs_clk
wire[DDR2_DQS_DM_WIDTH-1:0]	dqs_enable_node

---

関数

always

(

posedge

clk

)

[pure virtual]

default_nettype none timescale module read_write_io	(	reset	,
		clk	,
		clk90	,
		read_timing	,
		read_timing_1b	,
		read_timing_2b	,
		burst_read	,
		output_data	,
		rddata_valid	,
		wrdata_fifo_data	,
		wrdata_fifo_mask	,
		dqs_enable	,
		dqs_reset	,
		ddr2_dq	,
		ddr2_dqs	,
		ddr2_dqs_n	,
		ddr2_dm	,
		sd_loop_in	,
		sd_loop_out
	)

---

変数

input wire burst_read

read_write_io.v の 17 行で定義されています。

input wire clk

read_write_io.v の 12 行で定義されています。

assign clk270 = ~clk90

read_write_io.v の 33 行で定義されています。

input wire clk90

read_write_io.v の 13 行で定義されています。

assign clkx = ~clk

read_write_io.v の 33 行で定義されています。

output wire [DDR2_DQS_DM_WIDTH-1: 0] ddr2_dm

read_write_io.v の 29 行で定義されています。

inout wire [DDR2_DATA_WIDTH-1: 0] ddr2_dq

read_write_io.v の 26 行で定義されています。

inout wire [DDR2_DQS_DM_WIDTH-1: 0] ddr2_dqs

read_write_io.v の 27 行で定義されています。

inout wire [DDR2_DQS_DM_WIDTH-1: 0] ddr2_dqs_n

read_write_io.v の 28 行で定義されています。

wire [DDR2_DQS_DM_WIDTH-1: 0] dm_data_ce

read_write_io.v の 44 行で定義されています。

wire [DDR2_DQS_DM_WIDTH-1: 0] dm_data_d0

read_write_io.v の 42 行で定義されています。

wire [DDR2_DQS_DM_WIDTH-1: 0] dm_data_d1

read_write_io.v の 43 行で定義されています。

wire [INTERFACE_DATA_WIDTH-1 : 0] dout

read_write_io.v の 86 行で定義されています。

reg [INTERFACE_DATA_WIDTH-1 : 0] dout_node

read_write_io.v の 87 行で定義されています。

wire [DDR2_DATA_WIDTH-1: 0] dq_data

read_write_io.v の 89 行で定義されています。

wire [DDR2_DATA_WIDTH-1: 0] dq_data_ce

read_write_io.v の 39 行で定義されています。

wire [DDR2_DATA_WIDTH-1: 0] dq_data_d0

read_write_io.v の 37 行で定義されています。

wire [DDR2_DATA_WIDTH-1: 0] dq_data_d1

read_write_io.v の 38 行で定義されています。

wire [DDR2_DATA_WIDTH-1: 0] dq_tri_ce

read_write_io.v の 36 行で定義されています。

wire [DDR2_DATA_WIDTH-1: 0] dq_tri_d0

read_write_io.v の 34 行で定義されています。

wire [DDR2_DATA_WIDTH-1: 0] dq_tri_d1

read_write_io.v の 35 行で定義されています。

wire dqs_clk

read_write_io.v の 90 行で定義されています。

input wire dqs_enable

read_write_io.v の 23 行で定義されています。

reg [DDR2_DQS_DM_WIDTH-1 : 0] dqs_enable_1d

read_write_io.v の 67 行で定義されています。

reg [DDR2_DQS_DM_WIDTH-1 : 0] dqs_enable_1d_dq

read_write_io.v の 70 行で定義されています。

reg [DDR2_DQS_DM_WIDTH-1 : 0] dqs_enable_2d

read_write_io.v の 68 行で定義されています。

reg [DDR2_DATA_WIDTH-1 : 0] dqs_enable_2d_dq

read_write_io.v の 71 行で定義されています。

reg [DDR2_DQS_DM_WIDTH-1 : 0] dqs_enable_2d_mask

read_write_io.v の 72 行で定義されています。

reg [DDR2_DQS_DM_WIDTH-1 : 0] dqs_enable_3d

read_write_io.v の 69 行で定義されています。

reg [DDR2_DATA_WIDTH-1 : 0] dqs_enable_3d_dq

read_write_io.v の 73 行で定義されています。

reg [DDR2_DQS_DM_WIDTH-1 : 0] dqs_enable_3d_mask

read_write_io.v の 76 行で定義されています。

reg [DDR2_DATA_WIDTH-1 : 0] dqs_enable_4d_dq

read_write_io.v の 74 行で定義されています。

reg [DDR2_DATA_WIDTH-1 : 0] dqs_enable_4d_dq_clk90

read_write_io.v の 75 行で定義されています。

reg [DDR2_DQS_DM_WIDTH-1 : 0] dqs_enable_4d_mask_clk90

read_write_io.v の 77 行で定義されています。

wire [DDR2_DQS_DM_WIDTH-1: 0] dqs_enable_io

read_write_io.v の 41 行で定義されています。

wire [DDR2_DQS_DM_WIDTH-1 : 0] dqs_enable_node

read_write_io.v の 91 行で定義されています。

wire [DDR2_DQS_DM_WIDTH-1 : 0] dqs_out

read_write_io.v の 65 行で定義されています。

input wire dqs_reset

read_write_io.v の 24 行で定義されています。

reg [DDR2_DQS_DM_WIDTH-1 : 0] dqs_reset_1d

read_write_io.v の 78 行で定義されています。

reg [DDR2_DQS_DM_WIDTH-1 : 0] dqs_reset_1d_dq

read_write_io.v の 81 行で定義されています。

reg [DDR2_DQS_DM_WIDTH-1 : 0] dqs_reset_2d

read_write_io.v の 79 行で定義されています。

reg [DDR2_DQS_DM_WIDTH-1 : 0] dqs_reset_2d_dq

read_write_io.v の 82 行で定義されています。

reg [DDR2_DATA_WIDTH-1 : 0] dqs_reset_2d_dqtri

read_write_io.v の 83 行で定義されています。

reg [DDR2_DQS_DM_WIDTH-1 : 0] dqs_reset_3d

read_write_io.v の 80 行で定義されています。

reg [DDR2_DQS_DM_WIDTH-1 : 0] dqs_reset_3d_dq

read_write_io.v の 84 行で定義されています。

reg [DDR2_DATA_WIDTH-1 : 0] dqs_reset_3d_dqtri

read_write_io.v の 85 行で定義されています。

wire [DDR2_DQS_DM_WIDTH-1: 0] dqs_reset_io

read_write_io.v の 40 行で定義されています。

wire fb_read_timing

read_write_io.v の 45 行で定義されています。

wire gnd

read_write_io.v の 66 行で定義されています。

output wire [INTERFACE_DATA_WIDTH-1 : 0] output_data

read_write_io.v の 18 行で定義されています。

wire rdd_afifo_almost_empty

read_write_io.v の 48 行で定義されています。

wire rdd_afifo_almost_full

read_write_io.v の 50 行で定義されています。

wire rdd_afifo_empty

read_write_io.v の 47 行で定義されています。

wire rdd_afifo_full

read_write_io.v の 49 行で定義されています。

reg rdd_afifo_rd_en

read_write_io.v の 46 行で定義されています。

output wire rddata_valid

read_write_io.v の 19 行で定義されています。

input wire read_timing

read_write_io.v の 14 行で定義されています。

input wire read_timing_1b

read_write_io.v の 15 行で定義されています。

input wire read_timing_2b

read_write_io.v の 16 行で定義されています。

include ddr2_cont_parameters vh input wire reset

read_write_io.v の 11 行で定義されています。

input wire sd_loop_in

read_write_io.v の 30 行で定義されています。

output wire sd_loop_out

read_write_io.v の 31 行で定義されています。

reg valid_node

read_write_io.v の 88 行で定義されています。

wire vcc

read_write_io.v の 66 行で定義されています。

reg [INTERFACE_DATA_WIDTH-1 : 0] wrdata_1d

read_write_io.v の 51 行で定義されています。

reg [INTERFACE_DATA_WIDTH-1 : 0] wrdata_2d

read_write_io.v の 52 行で定義されています。

reg [INTERFACE_DATA_WIDTH-1 : 0] wrdata_3d

read_write_io.v の 53 行で定義されています。

reg [INTERFACE_DATA_WIDTH/2-1 : 0] wrdata_3d_half

read_write_io.v の 55 行で定義されています。

reg [INTERFACE_DATA_WIDTH-1 : 0] wrdata_4d

read_write_io.v の 54 行で定義されています。

reg [INTERFACE_DATA_WIDTH/2-1 : 0] wrdata_4d_half

read_write_io.v の 56 行で定義されています。

reg [INTERFACE_DATA_WIDTH/2-1 : 0] wrdata_5d_half

read_write_io.v の 57 行で定義されています。

input wire [INTERFACE_DATA_WIDTH-1 : 0] wrdata_fifo_data

read_write_io.v の 21 行で定義されています。

input wire [INTERFACE_MASK_WIDTH-1 : 0] wrdata_fifo_mask

read_write_io.v の 22 行で定義されています。

reg [INTERFACE_MASK_WIDTH-1 : 0] wrmask_1d

read_write_io.v の 58 行で定義されています。

reg [INTERFACE_MASK_WIDTH-1 : 0] wrmask_2d

read_write_io.v の 59 行で定義されています。

reg [INTERFACE_MASK_WIDTH-1 : 0] wrmask_3d

read_write_io.v の 60 行で定義されています。

reg [INTERFACE_MASK_WIDTH/2-1 : 0] wrmask_3d_half

read_write_io.v の 62 行で定義されています。

reg [INTERFACE_MASK_WIDTH-1 : 0] wrmask_4d

read_write_io.v の 61 行で定義されています。

reg [INTERFACE_MASK_WIDTH/2-1 : 0] wrmask_4d_half

read_write_io.v の 63 行で定義されています。

reg [INTERFACE_MASK_WIDTH/2-1 : 0] wrmask_5d_half

read_write_io.v の 64 行で定義されています。