dcm_DDR2_clk.v

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関数
default_nettype none timescale KEEP_HIERARCHY module	dcm_DDR2_clk (sysclk, reset, clk_sdram, dcm_locked_out)
DCM	dcm_DDR2_clk_dcm (.CLKIN(sysclk),.CLKFB(clk_bufg),.DSSEN(1'b0),.PSINCDEC(1'b0),.PSEN(1'b0),.PSCLK(1'b0),.RST(1'b0),.CLK0(clk_node),.CLK90(),.CLK180(),.CLK270(),.CLK2X(),.CLK2X180(),.CLKDV(),.CLKFX(clk_sdram_node),.CLKFX180(),.LOCKED(dcm1_locked),.PSDONE(),.STATUS())
BUFG	CLK_BUFG_INST (.I(clk_node),.O(clk_bufg))
BUFG	CLK200_BUFG_INST (.I(clk_sdram_node),.O(clk_sdram_bufg))
変数
include ddr2_cont_parameters vh input wire	sysclk
input wire	reset = SYS_RST | ~dcm_locked_out
output wire	clk_sdram = clk_sdram_bufg
output wire	dcm_locked_out = dcm1_locked
wire	clk_bufg
wire	clk_node
wire	dcm1_locked
wire	clk_sdram_node
wire	clk_sdram_bufg
defparam dcm_DDR2_clk_dcm	CLKIN_PERIOD = 20.0
defparam dcm_DDR2_clk_dcm	DLL_FREQUENCY_MODE = "LOW"
defparam dcm_DDR2_clk_dcm	DUTY_CYCLE_CORRECTION = "TRUE"
defparam dcm_DDR2_clk_dcm	CLKDV_DIVIDE = 16.0
defparam dcm_DDR2_clk_dcm	PHASE_SHIFT = 0
defparam dcm_DDR2_clk_dcm	CLKOUT_PHASE_SHIFT = "NONE"
defparam dcm_DDR2_clk_dcm	STARTUP_WAIT = "FALSE"
defparam dcm_DDR2_clk_dcm	CLKFX_DIVIDE = 1
defparam dcm_DDR2_clk_dcm	CLKFX_MULTIPLY = 3

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関数

BUFG CLK200_BUFG_INST	(	.	Iclk_sdram_node,
		.	Oclk_sdram_bufg
	)

BUFG CLK_BUFG_INST	(	.	Iclk_node,
		.	Oclk_bufg
	)

default_nettype none timescale KEEP_HIERARCHY module dcm_DDR2_clk	(	sysclk	,
		reset	,
		clk_sdram	,
		dcm_locked_out
	)

DCM dcm_DDR2_clk_dcm	(	.	CLKINsysclk,
		.	CLKFBclk_bufg,
		.	DSSEN1'b0,
		.	PSINCDEC1'b0,
		.	PSEN1'b0,
		.	PSCLK1'b0,
		.	RST1'b0,
		.	CLK0clk_node,
		.	CLK90(),
		.	CLK180(),
		.	CLK270(),
		.	CLK2X(),
		.	CLK2X180(),
		.	CLKDV(),
		.	CLKFXclk_sdram_node,
		.	CLKFX180(),
		.	LOCKEDdcm1_locked,
		.	PSDONE(),
		.	STATUS()
	)

---

変数

wire clk_bufg

dcm_DDR2_clk.v の 14 行で定義されています。

wire clk_node

dcm_DDR2_clk.v の 14 行で定義されています。

assign clk_sdram = clk_sdram_bufg

dcm_DDR2_clk.v の 11 行で定義されています。

wire clk_sdram_bufg

dcm_DDR2_clk.v の 15 行で定義されています。

wire clk_sdram_node

dcm_DDR2_clk.v の 15 行で定義されています。

defparam dcm_DDR2_clk_dcm CLKDV_DIVIDE = 16.0

dcm_DDR2_clk.v の 41 行で定義されています。

defparam dcm_DDR2_clk_dcm CLKFX_DIVIDE = 1

dcm_DDR2_clk.v の 45 行で定義されています。

defparam dcm_DDR2_clk_dcm CLKFX_MULTIPLY = 3

dcm_DDR2_clk.v の 46 行で定義されています。

defparam dcm_DDR2_clk_dcm CLKIN_PERIOD = 20.0

dcm_DDR2_clk.v の 38 行で定義されています。

defparam dcm_DDR2_clk_dcm CLKOUT_PHASE_SHIFT = "NONE"

dcm_DDR2_clk.v の 43 行で定義されています。

wire dcm1_locked

dcm_DDR2_clk.v の 14 行で定義されています。

assign dcm_locked_out = dcm1_locked

dcm_DDR2_clk.v の 12 行で定義されています。

defparam dcm_DDR2_clk_dcm DLL_FREQUENCY_MODE = "LOW"

dcm_DDR2_clk.v の 39 行で定義されています。

defparam dcm_DDR2_clk_dcm DUTY_CYCLE_CORRECTION = "TRUE"

dcm_DDR2_clk.v の 40 行で定義されています。

defparam dcm_DDR2_clk_dcm PHASE_SHIFT = 0

dcm_DDR2_clk.v の 42 行で定義されています。

wire reset = SYS_RST | ~dcm_locked_out

dcm_DDR2_clk.v の 10 行で定義されています。

defparam dcm_DDR2_clk_dcm STARTUP_WAIT = "FALSE"

dcm_DDR2_clk.v の 44 行で定義されています。

include ddr2_cont_parameters vh input wire sysclk

dcm_DDR2_clk.v の 9 行で定義されています。