DDR2_burst_test.v

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関数
default_nettype none timescale module	DDR2_burst_test (SYS_CLK, SYS_RST, LED, ddr2_clk, ddr2_clkb, ddr2_cke, ddr2_dqs, ddr2_dqs_n, ddr2_dq, ddr2_csb, ddr2_rasb, ddr2_casb, ddr2_web, ddr2_dm, ddr2_ba, ddr2_address, ddr2_odt, sd_loop_in, sd_loop_out)
dcm_DDR2_clk	dcm_DDR2_clk_inst (.sysclk(SYS_CLK),.reset(reset),.clk_sdram(clk_sdram),.dcm_locked_out(dcm_locked_200))
ddr2_sdram_cont	ddr2_sdram_cont_inst (.sysclk(clk_sdram),.clk_out(clk),.reset(SYS_RST),.input_data(input_data),.input_mask(input_mask),.read_write(read_write),.output_data(output_data),.input_address(input_address),.addr_fifo_wren(addr_fifo_wren),.wrdata_fifo_wren(wrdata_fifo_wren),.addr_fifo_full(addr_fifo_full),.wrdata_fifo_full(wrdata_fifo_full),.rddata_valid(rddata_valid),.initialize_end(initialize_end),.dcm_locked_in(dcm_locked_200),.dcm_locked_out(dcm_locked_out),.ddr2_clk(ddr2_clk),.ddr2_clkb(ddr2_clkb),.ddr2_cke(ddr2_cke),.ddr2_dqs(ddr2_dqs),.ddr2_dqs_n(ddr2_dqs_n),.ddr2_dq(ddr2_dq),.ddr2_csb(ddr2_csb),.ddr2_rasb(ddr2_rasb),.ddr2_casb(ddr2_casb),.ddr2_web(ddr2_web),.ddr2_dm(ddr2_dm),.ddr2_ba(ddr2_ba),.ddr2_address(ddr2_address),.ddr2_odt(ddr2_odt),.sd_loop_in(sd_loop_in),.sd_loop_out(sd_loop_out))
	always (posedge clk, posedge reset) begin if(reset) input_data< =0 = IDLE
else	if ((cs==DATA_WRITE1||cs==DATA_WRITE2)&&!addr_fifo_full &&!wrdata_fifo_full) input_data<
変数
include ddr2_cont_parameters vh input	SYS_CLK
input	SYS_RST
output[3:0]	LED = ~nLED
output[QUANTITY_OF_CLK_OUTPUT-1:0]	ddr2_clk
output[QUANTITY_OF_CLK_OUTPUT-1:0]	ddr2_clkb
output	ddr2_cke
inout[DDR2_DQS_DM_WIDTH-1:0]	ddr2_dqs
inout[DDR2_DQS_DM_WIDTH-1:0]	ddr2_dqs_n
inout[DDR2_DATA_WIDTH-1:0]	ddr2_dq
output	ddr2_csb = 1'b0
output	ddr2_rasb
output	ddr2_casb
output	ddr2_web
output[DDR2_DQS_DM_WIDTH-1:0]	ddr2_dm
output[1:0]	ddr2_ba
output[DDR2_ADDRESS_WIDTH-1:0]	ddr2_address
output	ddr2_odt
input	sd_loop_in
output	sd_loop_out = read_timing_1b
wire	logic0 = 1'b0
wire	logic1 = 1'b1
reg[INTERFACE_DATA_WIDTH-1:0]	input_data
wire[INTERFACE_MASK_WIDTH-1:0]	input_mask = 0
wire	read_write
reg[USER_INPUT_ADDRESS_WIDTH-1:0]	input_address
wire	addr_fifo_wren
wire	wrdata_fifo_wren
wire	addr_fifo_full
wire	wrdata_fifo_full
wire	rddata_valid
wire	initialize_end
wire[15:0]	DDR_write_data
wire[15:0]	DDR_read_data
wire	sw_ena
wire	read_ddr_cont
wire[INTERFACE_DATA_WIDTH-1:0]	output_data
wire	read_write_node
wire	addr_fifo_wren_node
wire	wrdata_fifo_wren_node
wire	clk = clk_bufg
reg[6:0]	cs
reg[6:0]	ns
reg[7:0]	burst_length
reg[7:0]	write_counter
reg[7:0]	read_counter
reg	read_error
reg[USER_INPUT_ADDRESS_WIDTH-1:0]	temp_in_addr
reg[INTERFACE_DATA_WIDTH-1:0]	expected_read_data
wire	dcm_locked_out
wire	reset = SYS_RST | ~dcm_locked_out
reg[3:0]	nLED
wire	clk_sdram
wire	dcm_locked_200
parameter	IDLE = 7'b0000001
parameter	ADDRESS_LOAD = 7'b0000010
parameter	DATA_WRITE1 = 7'b0000100
parameter	DATA_WRITE2 = 7'b0001000
parameter	DATA_READ1 = 7'b0010000
parameter	DATA_READ2 = 7'b0100000
parameter	ERROR_DET = 7'b1000000
parameter	LIMIT_OF_BURST_LENGTH = 8'd16

---

関数

always	(	posedge	clk,
		posedge	reset
	)			= IDLE [pure virtual]

dcm_DDR2_clk dcm_DDR2_clk_inst	(	.	sysclkSYS_CLK,
		.	resetreset,
		.	clk_sdramclk_sdram,
		.	dcm_locked_outdcm_locked_200
	)

default_nettype none timescale module DDR2_burst_test	(	SYS_CLK	,
		SYS_RST	,
		LED	,
		ddr2_clk	,
		ddr2_clkb	,
		ddr2_cke	,
		ddr2_dqs	,
		ddr2_dqs_n	,
		ddr2_dq	,
		ddr2_csb	,
		ddr2_rasb	,
		ddr2_casb	,
		ddr2_web	,
		ddr2_dm	,
		ddr2_ba	,
		ddr2_address	,
		ddr2_odt	,
		sd_loop_in	,
		sd_loop_out
	)

ddr2_sdram_cont ddr2_sdram_cont_inst	(	.	sysclkclk_sdram,
		.	clk_outclk,
		.	resetSYS_RST,
		.	input_datainput_data,
		.	input_maskinput_mask,
		.	read_writeread_write,
		.	output_dataoutput_data,
		.	input_addressinput_address,
		.	addr_fifo_wrenaddr_fifo_wren,
		.	wrdata_fifo_wrenwrdata_fifo_wren,
		.	addr_fifo_fulladdr_fifo_full,
		.	wrdata_fifo_fullwrdata_fifo_full,
		.	rddata_validrddata_valid,
		.	initialize_endinitialize_end,
		.	dcm_locked_indcm_locked_200,
		.	dcm_locked_outdcm_locked_out,
		.	ddr2_clkddr2_clk,
		.	ddr2_clkbddr2_clkb,
		.	ddr2_ckeddr2_cke,
		.	ddr2_dqsddr2_dqs,
		.	ddr2_dqs_nddr2_dqs_n,
		.	ddr2_dqddr2_dq,
		.	ddr2_csbddr2_csb,
		.	ddr2_rasbddr2_rasb,
		.	ddr2_casbddr2_casb,
		.	ddr2_webddr2_web,
		.	ddr2_dmddr2_dm,
		.	ddr2_baddr2_ba,
		.	ddr2_addressddr2_address,
		.	ddr2_odtddr2_odt,
		.	sd_loop_insd_loop_in,
		.	sd_loop_outsd_loop_out
	)

else if

(

(cs==DATA_WRITE1||cs==DATA_WRITE2)&&!addr_fifo_full &&!

wrdata_fifo_full

)

---

変数

wire addr_fifo_full

DDR2_burst_test.v の 63 行で定義されています。

wire addr_fifo_wren

DDR2_burst_test.v の 61 行で定義されています。

wire addr_fifo_wren_node

DDR2_burst_test.v の 71 行で定義されています。

parameter ADDRESS_LOAD = 7'b0000010

DDR2_burst_test.v の 84 行で定義されています。

reg [7:0] burst_length

DDR2_burst_test.v の 74 行で定義されています。

wire clk = clk_bufg

DDR2_burst_test.v の 72 行で定義されています。

wire clk_sdram

DDR2_burst_test.v の 81 行で定義されています。

reg [6:0] cs

DDR2_burst_test.v の 73 行で定義されています。

parameter DATA_READ1 = 7'b0010000

DDR2_burst_test.v の 87 行で定義されています。

parameter DATA_READ2 = 7'b0100000

DDR2_burst_test.v の 88 行で定義されています。

parameter DATA_WRITE1 = 7'b0000100

DDR2_burst_test.v の 85 行で定義されています。

parameter DATA_WRITE2 = 7'b0001000

DDR2_burst_test.v の 86 行で定義されています。

wire dcm_locked_200

DDR2_burst_test.v の 81 行で定義されています。

wire dcm_locked_out

DDR2_burst_test.v の 78 行で定義されています。

wire [DDR2_ADDRESS_WIDTH-1 : 0] ddr2_address

DDR2_burst_test.v の 30 行で定義されています。

wire [1:0] ddr2_ba

DDR2_burst_test.v の 29 行で定義されています。

wire ddr2_casb

DDR2_burst_test.v の 26 行で定義されています。

reg ddr2_cke

DDR2_burst_test.v の 20 行で定義されています。

wire [QUANTITY_OF_CLK_OUTPUT-1 : 0] ddr2_clk

DDR2_burst_test.v の 18 行で定義されています。

wire [QUANTITY_OF_CLK_OUTPUT-1 : 0] ddr2_clkb

DDR2_burst_test.v の 19 行で定義されています。

assign ddr2_csb = 1'b0

DDR2_burst_test.v の 24 行で定義されています。

wire [DDR2_DQS_DM_WIDTH-1 : 0] ddr2_dm

DDR2_burst_test.v の 28 行で定義されています。

wire [DDR2_DATA_WIDTH-1 : 0] ddr2_dq

DDR2_burst_test.v の 23 行で定義されています。

wire [DDR2_DQS_DM_WIDTH-1 : 0] ddr2_dqs

DDR2_burst_test.v の 21 行で定義されています。

wire [DDR2_DQS_DM_WIDTH-1 : 0] ddr2_dqs_n

DDR2_burst_test.v の 22 行で定義されています。

wire ddr2_odt

DDR2_burst_test.v の 31 行で定義されています。

wire ddr2_rasb

DDR2_burst_test.v の 25 行で定義されています。

wire ddr2_web

DDR2_burst_test.v の 27 行で定義されています。

wire [15:0] DDR_read_data

DDR2_burst_test.v の 67 行で定義されています。

wire [15:0] DDR_write_data

DDR2_burst_test.v の 67 行で定義されています。

parameter ERROR_DET = 7'b1000000

DDR2_burst_test.v の 89 行で定義されています。

reg [INTERFACE_DATA_WIDTH-1 : 0] expected_read_data

DDR2_burst_test.v の 77 行で定義されています。

parameter IDLE = 7'b0000001

DDR2_burst_test.v の 83 行で定義されています。

reg initialize_end

DDR2_burst_test.v の 66 行で定義されています。

reg [USER_INPUT_ADDRESS_WIDTH-1 : 0] input_address

DDR2_burst_test.v の 60 行で定義されています。

reg [INTERFACE_DATA_WIDTH-1 : 0] input_data

DDR2_burst_test.v の 57 行で定義されています。

assign input_mask = 0

DDR2_burst_test.v の 58 行で定義されています。

assign LED = ~nLED

DDR2_burst_test.v の 16 行で定義されています。

parameter LIMIT_OF_BURST_LENGTH = 8'd16

DDR2_burst_test.v の 91 行で定義されています。

assign logic0 = 1'b0

DDR2_burst_test.v の 56 行で定義されています。

assign logic1 = 1'b1

DDR2_burst_test.v の 56 行で定義されています。

reg [3:0] nLED

DDR2_burst_test.v の 80 行で定義されています。

reg [6:0] ns

DDR2_burst_test.v の 73 行で定義されています。

wire [INTERFACE_DATA_WIDTH-1 : 0] output_data

DDR2_burst_test.v の 70 行で定義されています。

wire rddata_valid

DDR2_burst_test.v の 65 行で定義されています。

reg [7:0] read_counter

DDR2_burst_test.v の 74 行で定義されています。

wire read_ddr_cont

DDR2_burst_test.v の 69 行で定義されています。

reg read_error

DDR2_burst_test.v の 75 行で定義されています。

wire read_write

DDR2_burst_test.v の 59 行で定義されています。

wire read_write_node

DDR2_burst_test.v の 71 行で定義されています。

assign reset = SYS_RST | ~dcm_locked_out

DDR2_burst_test.v の 79 行で定義されています。

wire sd_loop_in

DDR2_burst_test.v の 32 行で定義されています。

else begin sd_loop_out = read_timing_1b

DDR2_burst_test.v の 33 行で定義されています。

wire sw_ena

DDR2_burst_test.v の 68 行で定義されています。

wire SYS_CLK

DDR2_burst_test.v の 14 行で定義されています。

wire SYS_RST

DDR2_burst_test.v の 15 行で定義されています。

reg [USER_INPUT_ADDRESS_WIDTH-1 : 0] temp_in_addr

DDR2_burst_test.v の 76 行で定義されています。

wire wrdata_fifo_full

DDR2_burst_test.v の 64 行で定義されています。

wire wrdata_fifo_wren

DDR2_burst_test.v の 62 行で定義されています。

wire wrdata_fifo_wren_node

DDR2_burst_test.v の 71 行で定義されています。

reg [7:0] write_counter

DDR2_burst_test.v の 74 行で定義されています。