ddr2_sdram_cont/ddr2_sdram_cont.v

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関数
default_nettype none timescale module	ddr2_sdram_cont (sysclk, clk_out, reset, input_data, input_mask, read_write, output_data, input_address, addr_fifo_wren, wrdata_fifo_wren, addr_fifo_full, wrdata_fifo_full, rddata_valid, initialize_end, dcm_locked_in, dcm_locked_out, ddr2_clk, ddr2_clkb, ddr2_cke, ddr2_dqs, ddr2_dqs_n, ddr2_dq, ddr2_csb, ddr2_rasb, ddr2_casb, ddr2_web, ddr2_dm, ddr2_ba, ddr2_address, ddr2_odt, sd_loop_in, sd_loop_out)
dcm_module	dcm_module_inst (.sysclk(sysclk),.reset(reset_node),.ddr2_clk(ddr2_clk),.ddr2_clkb(ddr2_clkb),.clk(clk),.clk90(clk90),.clk1_16(clk1_16),.dcm_locked_in(dcm_locked_in),.dcm_locked_out(dcm_locked_node))
controller	controller_inst (.clk(clk),.clk1_16(clk1_16),.reset(reset_node),.address(address),.read_writex(read_writex),.next_address(next_address),.next_read_writex(next_read_writex),.addr_fifo_rden(addr_fifo_rden),.addr_fifo_empty(addr_fifo_empty),.addr_fifo_almost_empty(addr_fifo_almost_empty),.wrdata_fifo_empty(wrdata_fifo_empty),.wrdata_fifo_almost_empty(wrdata_fifo_almost_empty),.wrdata_fifo_rden(wrdata_fifo_rden),.ddr2_rasb(ddr2_rasb),.ddr2_casb(ddr2_casb),.ddr2_web(ddr2_web),.ddr2_ba(ddr2_ba),.ddr2_address(ddr2_address),.ddr2_cke(ddr2_cke),.ddr2_csb(ddr2_csb),.ddr2_odt(ddr2_odt),.dqs_enable(dqs_enable),.dqs_reset(dqs_reset),.write_timing(write_timing),.read_timing(read_timing),.read_timing_1b(read_timing_1b),.read_timing_2b(read_timing_2b),.burst_read(burst_read),.initialize_end(initialize_end))
read_write_io	read_write_io_inst (.reset(reset_node),.clk(clk),.clk90(clk90),.read_timing(read_timing),.read_timing_1b(read_timing_1b),.read_timing_2b(read_timing_2b),.burst_read(burst_read),.output_data(output_data),.rddata_valid(rddata_valid),.wrdata_fifo_data(wrdata_fifo_data),.wrdata_fifo_mask(wrdata_fifo_mask),.dqs_enable(dqs_enable),.dqs_reset(dqs_reset),.ddr2_dq(ddr2_dq),.ddr2_dqs(ddr2_dqs),.ddr2_dqs_n(ddr2_dqs_n),.ddr2_dm(ddr2_dm),.sd_loop_in(sd_loop_in),.sd_loop_out(sd_loop_out))
addr_fifo	addr_fifo_inst (.clk(clk),.reset(reset_node),.din(input_address),.read_write(read_write),.wr_en(addr_fifo_wren),.rd_en(addr_fifo_rden),.dout(address),.rw_out(read_writex),.full(addr_fifo_full_node),.empty(addr_fifo_empty),.next_dout(next_address),.next_rw_out(next_read_writex),.almost_empty(addr_fifo_almost_empty),.almost_full(addr_fifo_almost_full))
wrdata_fifo	wrdata_fifo_inst (.clk(clk),.reset(reset_node),.din(input_data),.maskin(input_mask),.rd_en(wrdata_fifo_rden),.wr_en(wrdata_fifo_wren),.full(wrdata_fifo_full_node),.almost_full(wrdata_fifo_almost_full),.empty(wrdata_fifo_empty),.almost_empty(wrdata_fifo_almost_empty),.dout(wrdata_fifo_data),.maskout(wrdata_fifo_mask))
	always (posedge clk) begin if(reset_node) afifo_cs<
変数
include ddr2_cont_parameters vh input wire	sysclk
output wire	clk_out = clk
input wire	reset
input wire[INTERFACE_DATA_WIDTH-1:0]	input_data
input wire[INTERFACE_MASK_WIDTH-1:0]	input_mask
input wire	read_write
output wire[INTERFACE_DATA_WIDTH-1:0]	output_data
input wire[USER_INPUT_ADDRESS_WIDTH-1:0]	input_address
input wire	addr_fifo_wren
input wire	wrdata_fifo_wren
output reg	addr_fifo_full
output reg	wrdata_fifo_full
output wire	rddata_valid
output wire	initialize_end
input wire	dcm_locked_in
output wire	dcm_locked_out = dcm_locked_node
output wire[QUANTITY_OF_CLK_OUTPUT-1:0]	ddr2_clk
output wire[QUANTITY_OF_CLK_OUTPUT-1:0]	ddr2_clkb
output wire	ddr2_cke
inout wire[DDR2_DQS_DM_WIDTH-1:0]	ddr2_dqs
inout wire[DDR2_DQS_DM_WIDTH-1:0]	ddr2_dqs_n
inout wire[DDR2_DATA_WIDTH-1:0]	ddr2_dq
output wire	ddr2_csb
output wire	ddr2_rasb
output wire	ddr2_casb
output wire	ddr2_web
output wire[DDR2_DQS_DM_WIDTH-1:0]	ddr2_dm
output wire[1:0]	ddr2_ba
output wire[DDR2_ADDRESS_WIDTH-1:0]	ddr2_address
output wire	ddr2_odt
input wire	sd_loop_in
output wire	sd_loop_out
wire	clk
wire	clk90
wire	clk1_16
wire[USER_INPUT_ADDRESS_WIDTH-1:0]	address
wire[USER_INPUT_ADDRESS_WIDTH-1:0]	next_address
wire	read_writex
wire	next_read_writex
wire	addr_fifo_empty
wire	addr_fifo_almost_empty
wire	addr_fifo_rden
wire	wrdata_fifo_empty
wire	wrdata_fifo_almost_empty
wire	wrdata_fifo_rden
wire	dqs_enable
wire	dqs_reset
wire	write_timing
wire	read_timing
wire	burst_read
wire[INTERFACE_DATA_WIDTH-1:0]	wrdata_fifo_data
wire[INTERFACE_MASK_WIDTH-1:0]	wrdata_fifo_mask
wire	wrdata_fifo_almost_full
wire	dcm_locked_node
wire	reset_node = reset | ~dcm_locked_node
wire	addr_fifo_full_node
wire	wrdata_fifo_full_node
wire	addr_fifo_almost_full
wire	read_timing_1b
wire	read_timing_2b
parameter	AFIFO_IDLE = 3'b001
parameter	AFIFO_ALMOST_FULL = 3'b010
parameter	AFIFO_FULL = 3'b100
reg[2:0]	afifo_cs
reg[2:0]	afifo_ns
parameter	WFIFO_IDLE = 3'b001
parameter	WFIFO_ALMOST_FULL = 3'b010
parameter	WFIFO_FULL = 3'b100
reg[2:0]	wfifo_cs
reg[2:0]	wfifo_ns

---

関数

addr_fifo addr_fifo_inst	(	.	clkclk,
		.	resetreset_node,
		.	dininput_address,
		.	read_writeread_write,
		.	wr_enaddr_fifo_wren,
		.	rd_enaddr_fifo_rden,
		.	doutaddress,
		.	rw_outread_writex,
		.	fulladdr_fifo_full_node,
		.	emptyaddr_fifo_empty,
		.	next_doutnext_address,
		.	next_rw_outnext_read_writex,
		.	almost_emptyaddr_fifo_almost_empty,
		.	almost_fulladdr_fifo_almost_full
	)

always

(

posedge

clk

)

controller controller_inst	(	.	clkclk,
		.	clk1_16clk1_16,
		.	resetreset_node,
		.	addressaddress,
		.	read_writexread_writex,
		.	next_addressnext_address,
		.	next_read_writexnext_read_writex,
		.	addr_fifo_rdenaddr_fifo_rden,
		.	addr_fifo_emptyaddr_fifo_empty,
		.	addr_fifo_almost_emptyaddr_fifo_almost_empty,
		.	wrdata_fifo_emptywrdata_fifo_empty,
		.	wrdata_fifo_almost_emptywrdata_fifo_almost_empty,
		.	wrdata_fifo_rdenwrdata_fifo_rden,
		.	ddr2_rasbddr2_rasb,
		.	ddr2_casbddr2_casb,
		.	ddr2_webddr2_web,
		.	ddr2_baddr2_ba,
		.	ddr2_addressddr2_address,
		.	ddr2_ckeddr2_cke,
		.	ddr2_csbddr2_csb,
		.	ddr2_odtddr2_odt,
		.	dqs_enabledqs_enable,
		.	dqs_resetdqs_reset,
		.	write_timingwrite_timing,
		.	read_timingread_timing,
		.	read_timing_1bread_timing_1b,
		.	read_timing_2bread_timing_2b,
		.	burst_readburst_read,
		.	initialize_endinitialize_end
	)

dcm_module dcm_module_inst	(	.	sysclksysclk,
		.	resetreset_node,
		.	ddr2_clkddr2_clk,
		.	ddr2_clkbddr2_clkb,
		.	clkclk,
		.	clk90clk90,
		.	clk1_16clk1_16,
		.	dcm_locked_indcm_locked_in,
		.	dcm_locked_outdcm_locked_node
	)

default_nettype none timescale module ddr2_sdram_cont	(	sysclk	,
		clk_out	,
		reset	,
		input_data	,
		input_mask	,
		read_write	,
		output_data	,
		input_address	,
		addr_fifo_wren	,
		wrdata_fifo_wren	,
		addr_fifo_full	,
		wrdata_fifo_full	,
		rddata_valid	,
		initialize_end	,
		dcm_locked_in	,
		dcm_locked_out	,
		ddr2_clk	,
		ddr2_clkb	,
		ddr2_cke	,
		ddr2_dqs	,
		ddr2_dqs_n	,
		ddr2_dq	,
		ddr2_csb	,
		ddr2_rasb	,
		ddr2_casb	,
		ddr2_web	,
		ddr2_dm	,
		ddr2_ba	,
		ddr2_address	,
		ddr2_odt	,
		sd_loop_in	,
		sd_loop_out
	)

read_write_io read_write_io_inst	(	.	resetreset_node,
		.	clkclk,
		.	clk90clk90,
		.	read_timingread_timing,
		.	read_timing_1bread_timing_1b,
		.	read_timing_2bread_timing_2b,
		.	burst_readburst_read,
		.	output_dataoutput_data,
		.	rddata_validrddata_valid,
		.	wrdata_fifo_datawrdata_fifo_data,
		.	wrdata_fifo_maskwrdata_fifo_mask,
		.	dqs_enabledqs_enable,
		.	dqs_resetdqs_reset,
		.	ddr2_dqddr2_dq,
		.	ddr2_dqsddr2_dqs,
		.	ddr2_dqs_nddr2_dqs_n,
		.	ddr2_dmddr2_dm,
		.	sd_loop_insd_loop_in,
		.	sd_loop_outsd_loop_out
	)

wrdata_fifo wrdata_fifo_inst	(	.	clkclk,
		.	resetreset_node,
		.	dininput_data,
		.	maskininput_mask,
		.	rd_enwrdata_fifo_rden,
		.	wr_enwrdata_fifo_wren,
		.	fullwrdata_fifo_full_node,
		.	almost_fullwrdata_fifo_almost_full,
		.	emptywrdata_fifo_empty,
		.	almost_emptywrdata_fifo_almost_empty,
		.	doutwrdata_fifo_data,
		.	maskoutwrdata_fifo_mask
	)

---

変数

wire addr_fifo_almost_empty

ddr2_sdram_cont.v の 50 行で定義されています。

wire addr_fifo_almost_full

ddr2_sdram_cont.v の 59 行で定義されています。

wire addr_fifo_empty

ddr2_sdram_cont.v の 50 行で定義されています。

output reg addr_fifo_full

ddr2_sdram_cont.v の 24 行で定義されています。

wire addr_fifo_full_node

ddr2_sdram_cont.v の 58 行で定義されています。

wire addr_fifo_rden

ddr2_sdram_cont.v の 50 行で定義されています。

input wire addr_fifo_wren

ddr2_sdram_cont.v の 22 行で定義されています。

wire [USER_INPUT_ADDRESS_WIDTH-1 : 0] address

ddr2_sdram_cont.v の 48 行で定義されています。

parameter AFIFO_ALMOST_FULL = 3'b010

ddr2_sdram_cont.v の 64 行で定義されています。

reg [2:0] afifo_cs

ddr2_sdram_cont.v の 66 行で定義されています。

parameter AFIFO_FULL = 3'b100

ddr2_sdram_cont.v の 65 行で定義されています。

parameter AFIFO_IDLE = 3'b001

ddr2_sdram_cont.v の 63 行で定義されています。

reg [2:0] afifo_ns

ddr2_sdram_cont.v の 66 行で定義されています。

wire burst_read

ddr2_sdram_cont.v の 52 行で定義されています。

wire clk

ddr2_sdram_cont.v の 47 行で定義されています。

wire clk1_16

ddr2_sdram_cont.v の 47 行で定義されています。

wire clk90

ddr2_sdram_cont.v の 47 行で定義されています。

assign clk_out = clk

ddr2_sdram_cont.v の 15 行で定義されています。

input wire dcm_locked_in

ddr2_sdram_cont.v の 28 行で定義されています。

wire dcm_locked_node

ddr2_sdram_cont.v の 56 行で定義されています。

assign dcm_locked_out = dcm_locked_node

ddr2_sdram_cont.v の 29 行で定義されています。

output wire [DDR2_ADDRESS_WIDTH-1 : 0] ddr2_address

ddr2_sdram_cont.v の 42 行で定義されています。

output wire [1:0] ddr2_ba

ddr2_sdram_cont.v の 41 行で定義されています。

output wire ddr2_casb

ddr2_sdram_cont.v の 38 行で定義されています。

output wire ddr2_cke

ddr2_sdram_cont.v の 32 行で定義されています。

output wire [QUANTITY_OF_CLK_OUTPUT-1 : 0] ddr2_clk

ddr2_sdram_cont.v の 30 行で定義されています。

output wire [QUANTITY_OF_CLK_OUTPUT-1 : 0] ddr2_clkb

ddr2_sdram_cont.v の 31 行で定義されています。

output wire ddr2_csb

ddr2_sdram_cont.v の 36 行で定義されています。

output wire [DDR2_DQS_DM_WIDTH-1 : 0] ddr2_dm

ddr2_sdram_cont.v の 40 行で定義されています。

inout wire [DDR2_DATA_WIDTH-1 : 0] ddr2_dq

ddr2_sdram_cont.v の 35 行で定義されています。

inout wire [DDR2_DQS_DM_WIDTH-1 : 0] ddr2_dqs

ddr2_sdram_cont.v の 33 行で定義されています。

inout wire [DDR2_DQS_DM_WIDTH-1 : 0] ddr2_dqs_n

ddr2_sdram_cont.v の 34 行で定義されています。

output wire ddr2_odt

ddr2_sdram_cont.v の 43 行で定義されています。

output wire ddr2_rasb

ddr2_sdram_cont.v の 37 行で定義されています。

output wire ddr2_web

ddr2_sdram_cont.v の 39 行で定義されています。

wire dqs_enable

ddr2_sdram_cont.v の 52 行で定義されています。

wire dqs_reset

ddr2_sdram_cont.v の 52 行で定義されています。

output wire initialize_end

ddr2_sdram_cont.v の 27 行で定義されています。

input wire [USER_INPUT_ADDRESS_WIDTH-1 : 0] input_address

ddr2_sdram_cont.v の 21 行で定義されています。

input wire [INTERFACE_DATA_WIDTH-1 : 0] input_data

ddr2_sdram_cont.v の 17 行で定義されています。

input wire [INTERFACE_MASK_WIDTH-1 : 0] input_mask

ddr2_sdram_cont.v の 18 行で定義されています。

wire [USER_INPUT_ADDRESS_WIDTH-1 : 0] next_address

ddr2_sdram_cont.v の 48 行で定義されています。

wire next_read_writex

ddr2_sdram_cont.v の 49 行で定義されています。

output wire [INTERFACE_DATA_WIDTH-1 : 0] output_data

ddr2_sdram_cont.v の 20 行で定義されています。

output wire rddata_valid

ddr2_sdram_cont.v の 26 行で定義されています。

wire read_timing

ddr2_sdram_cont.v の 52 行で定義されています。

wire read_timing_1b

ddr2_sdram_cont.v の 60 行で定義されています。

wire read_timing_2b

ddr2_sdram_cont.v の 61 行で定義されています。

input wire read_write

ddr2_sdram_cont.v の 19 行で定義されています。

wire read_writex

ddr2_sdram_cont.v の 49 行で定義されています。

input wire reset

ddr2_sdram_cont.v の 16 行で定義されています。

assign reset_node = reset | ~dcm_locked_node

ddr2_sdram_cont.v の 57 行で定義されています。

input wire sd_loop_in

ddr2_sdram_cont.v の 44 行で定義されています。

output wire sd_loop_out

ddr2_sdram_cont.v の 45 行で定義されています。

include ddr2_cont_parameters vh input wire sysclk

ddr2_sdram_cont.v の 14 行で定義されています。

parameter WFIFO_ALMOST_FULL = 3'b010

ddr2_sdram_cont.v の 69 行で定義されています。

reg [2:0] wfifo_cs

ddr2_sdram_cont.v の 71 行で定義されています。

parameter WFIFO_FULL = 3'b100

ddr2_sdram_cont.v の 70 行で定義されています。

parameter WFIFO_IDLE = 3'b001

ddr2_sdram_cont.v の 68 行で定義されています。

reg [2:0] wfifo_ns

ddr2_sdram_cont.v の 71 行で定義されています。

wire wrdata_fifo_almost_empty

ddr2_sdram_cont.v の 51 行で定義されています。

wire wrdata_fifo_almost_full

ddr2_sdram_cont.v の 55 行で定義されています。

wire [INTERFACE_DATA_WIDTH-1 : 0] wrdata_fifo_data

ddr2_sdram_cont.v の 53 行で定義されています。

wire wrdata_fifo_empty

ddr2_sdram_cont.v の 51 行で定義されています。

output reg wrdata_fifo_full

ddr2_sdram_cont.v の 25 行で定義されています。

wire wrdata_fifo_full_node

ddr2_sdram_cont.v の 58 行で定義されています。

wire [INTERFACE_MASK_WIDTH-1 : 0] wrdata_fifo_mask

ddr2_sdram_cont.v の 54 行で定義されています。

wire wrdata_fifo_rden

ddr2_sdram_cont.v の 51 行で定義されています。

input wire wrdata_fifo_wren

ddr2_sdram_cont.v の 23 行で定義されています。

wire write_timing

ddr2_sdram_cont.v の 52 行で定義されています。