B27segDec Entity Reference
B24segDecのentity [詳細]
B27segDecに対する継承グラフ
B27segDecのコラボレーション図
Libraries | |
| IEEE | |
| Use standard library | |
Packages | |
| std_logic_1164 | |
| std_logic_1164を使用 | |
Ports | |
| binary | in std_logic_vector ( 3 downto 0 ) |
| バイナリ入力 | |
| enable | in std_logic |
| イネーブル入力 | |
| segdecout | out std_logic_vector ( 6 downto 0 ) |
| a,b,c,d,e,f,g segment without dot. | |
Architectures | |
| RTL | Architecture |
| B24segDecのアーキテクチャの定義 [詳細] | |
説明
B24segDecのentityb27segdec.vhd の 15 行で定義されています。
このクラスの説明は次のファイルから生成されました:
- C:/HDL/FndISEWork/spartan3_starter_kit/dynadisp_test_doxygen/b27segdec.vhd
