SystemVerilog
無
償ツールで実践する「ハード・ソフト協調検証」をやってみる１（MinGWとMSYSのインストール）
（Verification
Engineerの戯言さんの”SystemVerilogの世界へようこそ”のWebサイトの”無償ツールで実践する「ハード・ソフト協調検証」(全8回)”をやってみ
ることにした。最初にMinGWとMSYSをインストールした）
無
償ツールで実践する「ハード・ソフト協調検証」をやってみる２（SystemVerilogコードとCコード）
（”
無償ツールで実践する「ハード・ソフト協調検証」(4) ――
SystemVerilog側のDPI-Cの記述を作成する”からSystemVerilogのコード(tb_prog.sv)をダウンロードして確認し
た。今のところ、Verilog2001のコードとそんなに違いがないような。。。第5回まで終わった。ここでは、SOPC
BuilderでAvalonバスのバス・ファンクションモデルを生成して、Avalonバスに接続されるOn-Chip Memory
のRAMモジュール（今回このモジュールがテスト対象）生成して、それぞれを接続した）
無
償ツールで実践する「ハード・ソフト協調検証」をやってみる３（協調シミュレーション準備）
（今度は、”無償ツールで実践する「ハード・ソフト協調検証」(6) ――
協調シミュレーションを実行する”（以下の文章ではハード・ソフト協調検証」(6)と呼ぶことにする）をやってみることにする）
無
償ツールで実践する「ハード・ソフト協調検証」をやってみる４（シミュレーション）
（今日は、無償ツールで実践する「ハード・ソフト協調検証」(6) ――
協調シミュレーションを実行するの２ページ目から。シミュレーションを行った。シミュレーションの流れをブロック図に書いた）
無
償ツールで実践する「ハード・ソフト協調検証」をやってみる５（ライブラリ化）
（ライブラリ化をやっている途中でエラー発生。`ifdef
DPI_Cを忘れていたからだった。いろいろあったが、無事に成功した）
無
償ツールで実践する「ハード・ソフト協調検証」をやってみる６（ライブラリ化のまとめ）
（avalon_cpuにaltera_avalon_mm_master_bfmモジュール
とSystemVerilogのコードをまとめたメリットについてまとめてみようと思う。ブロック図を書いて検証した）
無
償ツールで実践する「ハード・ソフト協調検証」をやってみる７（DMAの割り込み機能）
（最後の”無償ツールで実践する「ハード・ソフト協調検証」(7) ――
DMAの割り込み機能を確かめられるようにする”をやってみた）
CQ
出版のセミナに行ってきました
昨日は、CQ出版社のセミナ”開発効率を引き上げるディジタル・ハードウェアの検証技法”に
行ってきました。
非常に中身の濃い内容で、とても勉強になりました。いや難しかったので、勉強しようという気になりました。というところでしょうか？
Vivado
2104.2でSystemVerilog をやってみた１（data_types_example1）
Vivado 2014.2 でSystemVerilog
がサポートされているので、確かめてみることにした。
Vivado 2014.2 のSystemVerilog サポートの情報は、”AR# 51360 Vivado 合成のデザイン アシスタント -
SystemVerilog のサポート”に色々と情報があり、その下に行くとサンプルコードもある。その内の最初の
data_types_example1.zip を解凍して試してみた。Vivado Simulator
では、シミュレーションできずにModelSim ASE 10.1d を使用した。
Vivado
2104.2でSystemVerilog をやってみた２（data_types_example1）
”Vivado 2104.2でSystemVerilog
をやってみた１（data_types_example1）”をやってみると、Total On-Chip Power が 7.997W
になっていて、大変なことになっていた。タイミング制約が無いためだった。タイミング制約を追加すると正常になった。
Vivado
2104.2でSystemVerilog をやってみた３（data_types_example2）
、”AR# 51327 Vivado 合成のデザイン アシスタント -
SystemVerilog データ型のサポート”の data_types_example2.zip をやってみた。問題なく成功。
Vivado
2104.2でSystemVerilog をやってみた４（data_types_example3）
”AR# 51327 Vivado 合成のデザイン アシスタント -
SystemVerilog データ型のサポート”の data_types_example3.zip をやってみた。今回は、Vivado
Simulator でシミュレーションを行った。
Vivado
2104.2でSystemVerilog をやってみた５（data_types_example4）
”AR# 51327 Vivado 合成のデザイン アシスタント -
SystemVerilog データ型のサポート”の data_types_example4.zip をやってみた。
Vivado
2104.2でSystemVerilog をやってみた６（アンパック型配列とパック型配列）
”AR# 51836 Vivado 合成のデザイン アシスタント -
SystemVerilog - 集合体データ型”のアンパック型配列サンプル (aggregate_data_types_example1.zip)
とパック型配列サンプル (aggregate_data_types_example2.zip) を同時にやってみた。
Vivado
2104.2でSystemVerilog をやってみた７（アンパック型配列とパック型配列２）
”AR# 51836 Vivado 合成のデザイン アシスタント -
SystemVerilog - 集合体データ型”のアンパック型配列サンプル (aggregate_data_types_example1.zip)
とパック型配列サンプル (aggregate_data_types_example2.zip) のシミュレーションを行った。結果が正しくない気がし
た。
