Microchip 社の Libero SoC の高位合成ツール SmartHLS の sobel_tutorial をやってみようと思う。

”SmartHLS™ Tutorial for Microchip PolarFire®: Sobel Filtering for Image Edge Detection Revision 3.0 June 2021”を参考にやってみよう。

Microchip 社の Libero SoC の高位合成ツール SmartHLS の sobel_tutorial をやってみようと思うということで、前回は、Github の MicrochipTech/fpga-hls-examples を Download Zip して、SmartHLS 2021.2 で sobel_part1 プロジェクトを作成した。今回は、SmartHLS の実行手順をチュートリアルで確認し、C シミュレーションを行った。

前回は、SmartHLS の実行手順をチュートリアルで確認し、C シミュレーションを行った。今回は、ソフトウェアからハードウェアへのコンパイルを行った。

前回は、ソフトウェアからハードウェアへのコンパイルを行った。今回は、Schedule Viewer を起動して、機能を確認した。

Microchip 社の Libero SoC の高位合成ツール SmartHLS の sobel_tutorial をやってみようと思うということで、前回は、SW/HW 協調シミュレーションと Synthesize Hardware to FPGA を行った。今回は、sobel_part2 プロジェクトを新規作成し、C シミュレーションを行った。

前回は、sobel_part2 プロジェクトを新規作成し、C シミュレーションを行った。今回は、sobel_part2 のソフトウェアからハードウェアへのコンパイルを行った。

今回は、sobel_tutorial にパイプライン化するために 2 重ループを 1 重ループにして Pipeline プラグマを付けると書いてあったが、本当に 2 重ループではパイプライン化されないのか？ sobel_part1 プロジェクトの 2 重ループで確かめてみた。

前回は、sobel_tutorial にパイプライン化するために 2 重ループを 1 重ループにして Pipeline プラグマを付けると書いてあったが、本当に 2 重ループではパイプライン化されないのか？ sobel_part1 プロジェクトの 2 重ループで確かめたところ、パイプライン化することができた。今回は、sobel_part2 の SW/HW 協調シミュレーションと Synthesize Hardware to FPGA を行った。

前回は、sobel_part2 の SW/HW 協調シミュレーションと Synthesize Hardware to FPGA を行った。今回は、sobel_part3 をやってみよう。

前回は、sobel_part3 をやってみようということでコードの解説と C シミュレーションを行った。今回は、ソフトウェアからハードウェアへのコンパイル、SW/HW 協調シミュレーションと Synthesize Hardware to FPGA を行った。

前回は、sobel_part3 のソフトウェアからハードウェアへのコンパイル、SW/HW 協調シミュレーションと Synthesize Hardware to FPGA を行った。今回は、HLS 制約を追加して、目標とするクロック周期を 10 ns から 7 ns に変更して、ソフトウェアからハードウェアへのコンパイルとハードウェアからFPGAへの合成を行う。

前回は、HLS 制約を追加して、目標とするクロック周期を 10 ns から 7 ns に変更して、ソフトウェアからハードウェアへのコンパイルとハードウェアからFPGAへの合成を行った。今回は、Libero SoC を立ち上げて、SmartHLS で作成した IP をインスタンス化してみよう。

今回から、AXI4 Slave や AXI4 Master のサンプルも入っている MicrochipTech/fpga-hls-examples を SmartHLS のワークスペースにインポートしてやってみることにしよう。とりあえずは AX4 Slave をやってみたいと思う。

前回は、ワークスペースに MicrochipTech/fpga-hls-examples をインポートして axi_target を見た。今回は、C シミュレーション、ソフトウェアからハードウェアへのコンパイル、SW/HW 協調シミュレーション、ハードウェアから FPGA への合成を行う。

Microchip 社の高位合成ツール SmartHLS の AXI4 Master インターフェース生成方法が”Users Guide SmartHLS 2021.3 Documentation の Top-Level RTL Interface の C++ Library for Custom AXI Master Interface”に載っている。

MicrochipTech/fpga-hls-examples の axi_initiator をやってみよう。
fpga-hls-examples/axi_initiator/axi_initiator.cpp がソースコードとテストベンチだ。