（1つのファイルにパッケージとentityを一緒に書くと良いことはないようだ）

（ISE9.2.03とSynplify Pro9.2で、ファイルを整理してプロジェクトを作り直していたら、Timing Analyzerに出てくるクロック周期がおかしい）

（Verilog-HDLコードをNotepad++というエディタを使用して書いている。 Verilog2001の文法で書いているのだが、generate やgenvar などのキーワードの色が変わらない。そこでキーワードを追加した）

LSI設計雑記帳さんの”VimでSystemVerilog(OVM)を高速入力”を見て、 Vimをインストールしてみた。いろいろなプラグインがあって便利に使えそうだ。

遅ればせながら、Ubuntu 18.04 に VSCode をインストールした。