入門Verilog

Verilog HDL 2001
(Verilog2001の仕様、generate, always @*)
Verilog-HDLのお勉強
(Verilogでのreg宣言した信号にオール1を代入)
Verilog-HDLのお勉強2
(テストベンチのお勉強、$display, $fopen, $fdisplay, $readmemb)
入門Verilog HDL記述を読んでます
(リダクション演算子、Verilogの印象)
入門Verilog HDL記述の回路の検証
(VHDL書きの私の感性に合わずにq <= {q[2:0], si}; に書き換え)
SystemVerilogの本を買った
(SystemVerilogの本を買った。それだけです)
Verilog-HDLで書いてみた
(VHDLのARRAYをVerilogのレジスタ配列に書き換えてみた)
DDR SDRAMコントローラをVHDLからVerilog2001へ書き換える1
(VHDLのpackabe文をVerilogのparameter文と`includeへ書 き換える)
DDR SDRAMコントローラをVHDLからVerilog2001へ書き換える2
(VHDLのgenerateからVerilog2001のgenerateへ書き換え)
DDR SDRAMコントローラをVHDLからVerilog2001へ書き換える3
(`default_nettype noneでデータ型チェックを厳密に)
Verilog2001版DDR SDRAMコントローラーのModelSimシミュレーション
(Verilogソースに `uselib lib = unisims_ver でunisimライブラリを追加、後にModelSimのコマンドラインからライブラリを追加したほうが良いとわかった)
Verilogの疑問
(VHDLの for で使用する変数はローカルだが、Verilogの for で使用する変数はグローバルなのかという疑問)
Verilog2001版DDR SDRAMコントローラーのModelSimシミュレーション2
(Verilogシミュレーションでの glbl.v モジュールの使用方法、ModelSimのコマンドラインからライブラリを追加する方法)
Verilog2001版DDR SDRAMコントローラーのModelSimシミュレーション3
(Verilog2001版DDR SDRAMコントローラーのModelSimシミュレーションはやっとelaborateすることが出来たが、まだバグバグ)
Verilog2001版DDR SDRAMコントローラーのISEでのインプリメンテーション
(// synthesys tarnslate_off, // synthesys tarnslate_onの組を使うとバグる)
Verilogでのシミュレーションの疑問
(Verilogではシミュレーション時にステートマシンのステート名が通常では表示されない ということ、今思えば当然でした)
Verilogでのシミュレーションの疑問(解決編)
(VerilogファイルをModelSimでシミュレーションする際にステートマシンのス テート名をwaveウインドウで表示する方法がわかった)
Verilog2001版DDR SDRAMコントローラーのModelSimシミュレーション4
(バグフィックス中、慣性遅延にはまってしまった)
Verilog2001版DDR SDRAMコントローラーのModelSimシミュレーション4への回答
(慣性遅延を伝播遅延に書き直した)
Verilog2001版DDR SDRAMコントローラーのModelSimシミュレーション5
(ビット演算子の否定~をVHDLの否定!に大幅に間違えていた)
Verilog2001版DDR SDRAMコントローラーのModelSimシミュレーション6
(Verilog2001版DDR SDRAMコントローラーのModelSimシミュレーションは大体終了、たいしたことは書いていない)
Verilog2001版DDR SDRAMコントローラーのModelSimシミュレーション7
(シミュレーションも完了し、ISE8.2iでインプリメントしてもSpartan3E Starter Kitで動作した。報告のみ)
シミュレーション時とインプリメント時でのインクルードファイル の使い分け
Verilog2001でのネット名キープ方法
(Verilog コードで属性を受け渡す場合の推奨方法について。Verilogでのネット名のキープ記述)
PS/2キーボードインターフェース用テストベンチ(task使用)
(PS/2キーボードインターフェース用テストベンチをtask 文を使用して、Verilog2001で書いて、シミュレーションして確かめてみた)
Xilinxのライブラリをコンパイ ルする場合の注意(`default_nettype wire)
(Verilogコードの最初に、`default_nettype noneを書いたら endmodule の後に、必ず `default_nettype wire を書きましょう)
XilinxデバイスのVerilogシミュレーション 時の注意点(glbl.v)
(glbl.vでは、グローバル セット/リセット信号が100ns アサートされているので、その間はリセットされています。注意しましょう)
Verilog HDLでの数値リテラル(定数)の書き方
(数値リテラルを書く際にビット幅を指定しないと32ビットに拡張されて思わぬバグを招くこと がある)
1 次元配列データのパートセレクト
(上のモジュールに2次元配列で渡したいけれどVerilogでは2次元配列で渡せない。その ときに1次元配列で渡す方法)
Verilog でincludeを使用せずにパラメータをポート宣言に使う
なつたんさん”Verilog のポート宣言にパラメータを使う”で、Verilogのポート宣言にパラメータを遣うときにinclude文でparameter値をインクルー ドしないで、モジュールの後に直接parameterを記述する記述方法の紹介があった。)
 Verilog でXSTにBlock RAMを推論させる
以前にVHDLでBlock RAMを推論させて、外部ファイルの初期化データをロードする方法をやってみたが(”VHDL でのブロックRAMや分散RAMの初期化(16進数で書かれた外部データファイル)”)、今回はVerilogで同様のことをやってみた。 Virtex-5では、バイト・イネーブル付きRAMが生成できた。
Verilog HDLでの log2 の求め方(Constant Functions in Verilog 2001)
Constant Function を使用したlog2の求め方。
Verilog HDL で unsigned, signed の演算をする1
今までは、演算を本格的に使う場合は、VHDLを使って来たが、Verilog HDL も簡単な演算は使ってみようということでやってみることにした。
Verilog HDL で unsigned, signed の演算をする2(実践編)
ISE14.7 の Project Navigator でプロジェクトを作って、Verilog の signed の演算を確かめた。
XPSプロジェクトのカスタムIP内のgenerateで生成したメモリの初期値を設定する(Verilog HDL)
XPSプロジェクトのカスタムIP内のgenerateで生成したメモリの初期値を設定する方法。
ある parameter の値で、他の parameter の値を切り替える(Verilog編)
画像を表示するIPをXPSプロジェクトにインスタンス化する時に、paramterに VGA、SVGA、XGA を選んで、画像の解像度を切り替えることができると、とっても便利です。そこで、あるparameter値で、その他のparameter値を切り替えることができるかど うかやってみました。(出来ました)


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(always@* 中の for で使用する変数をグローバル変数からローカル変数に変更)
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