dynadisp_test.RTL Architecture Reference

dynadisp_testのアーキテクチャの定義 [詳細]

dynadisp_test.RTLに対する継承グラフ

[凡例]

すべてのメンバ一覧

Processes
LATCHED_SW	( reset , clk )
Signals
reset	std_logic
	リセット信号
swl	std_logic_vector ( 4 downto 0 )
	スイッチをラッチする
vcc4	std_logic_vector ( 3 downto 0 )
	vcc 4bits
eight	std_logic_vector ( 3 downto 0 )
	8
Components
ssegdisp

---

説明

dynadisp_testのアーキテクチャの定義

dynadisp_testのトップファイル

dynadisp_test.vhd の 46 行で定義されています。

---

関数

[Process]

LATCHED_SW	(	reset ,
		clk )

スイッチ入力をラッチする

dynadisp_test.vhd の 87 行で定義されています。

    LATCHED_SW : process(reset, clk) begin
        if reset='1' then
            swl <= (others => '0');
        elsif clk'event and clk='1' then
            swl <= sw(4 downto 0);
        end if;
    end process LATCHED_SW;

---

変数

ssegdisp [Component]

Ssegdisp

引数:

	clk　[in]	マスタクロック
	reset　[in]	リセット
	dot	[in] 7セグメントLEDのドット入力

dynadisp_test.vhd の 59 行で定義されています。

Inst_SsegDisp PORT [Port Map]

Ssegdispのインスタンシエーション

dynadisp_test.vhd の 96 行で定義されています。

---

このクラスの説明は次のファイルから生成されました:

• C:/HDL/FndISEWork/spartan3_starter_kit/dynadisp_test_doxygen/dynadisp_test/dynadisp_test.vhd