B27segDec.RTL Architecture Reference
B24segDecのアーキテクチャの定義 [詳細]
B27segDec.RTLに対する継承グラフ
Processes | |
| SEVEN_SEG_DECODER | ( binary , enable ) |
説明
B24segDecのアーキテクチャの定義B24segDec
b27segdec.vhd の 25 行で定義されています。
関数
| SEVEN_SEG_DECODER | ( | binary , |
| enable ) |
7SEG LED DECODER
b27segdec.vhd の 28 行で定義されています。
00028 SEVEN_SEG_DECODER : process(binary, enable) begin 00029 if enable='1' then 00030 case binary is 00031 when "0000" => -- 0 00032 segdecout <= "1111110"; 00033 when "0001" => -- 1 00034 segdecout <= "0110000"; 00035 when "0010" => -- 2 00036 segdecout <= "1101101"; 00037 when "0011" => -- 3 00038 segdecout <= "1111001"; 00039 when "0100" => -- 4 00040 segdecout <= "0110011"; 00041 when "0101" => -- 5 00042 segdecout <= "1011011"; 00043 when "0110" => -- 6 00044 segdecout <= "1011111"; 00045 when "0111" => -- 7 00046 segdecout <= "1110000"; 00047 when "1000" => -- 8 00048 segdecout <= "1111111"; 00049 when "1001" => -- 9 00050 segdecout <= "1111011"; 00051 when "1010" => -- A 00052 segdecout <= "1110111"; 00053 when "1011" => -- B b 00054 segdecout <= "0011111"; 00055 when "1100" => -- C 00056 segdecout <= "1001110"; 00057 when "1101" => -- D d 00058 segdecout <= "0111101"; 00059 when "1110" => -- E 00060 segdecout <= "1001111"; 00061 when others => -- F 00062 segdecout <= "1000111"; 00063 end case; 00064 else 00065 segdecout <= "0000000"; 00066 end if; 00067 end process SEVEN_SEG_DECODER;
このクラスの説明は次のファイルから生成されました:
- C:/HDL/FndISEWork/spartan3_starter_kit/dynadisp_test_doxygen/b27segdec.vhd
