ddr2_sdram_cont/wrdata_fifo.v

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関数
default_nettype none timescale module	wrdata_fifo (clk, reset, din, maskin, rd_en, wr_en, full, almost_full, empty, almost_empty, dout, maskout)
	always (posedge clk, posedge reset) beginif(reset
変数
include ddr2_cont_parameters vh input	clk
input	reset
input[INTERFACE_DATA_WIDTH-1:0]	din
input[INTERFACE_MASK_WIDTH-1:0]	maskin
input	rd_en
input	wr_en
output	full
output	almost_full
output	empty
output	almost_empty
output[INTERFACE_DATA_WIDTH-1:0]	dout
output[INTERFACE_MASK_WIDTH-1:0]	maskout
reg[3:0]	wp
reg[3:0]	rp
wire[INTERFACE_DATA_WIDTH-1:0]	data_node
reg[INTERFACE_DATA_WIDTH-1:0]	out_data
wire[INTERFACE_MASK_WIDTH-1:0]	mask_node
reg[INTERFACE_MASK_WIDTH-1:0]	out_mask
reg	outff_flag
wire	fifo_full
wire	fifo_empty
wire	inner_rd_en
wire	we = wr_en_node && (~fifo_full)
wire	wr_en_node = wr_en
generate genvar	i
for(i=INTERFACE_DATA_WIDTH-1;i > =0;i=i-1) begin end endgenerate generate genvar	j

---

関数

always	(	posedge	clk,
		posedge	reset
	)

default_nettype none timescale module wrdata_fifo	(	clk	,
		reset	,
		din	,
		maskin	,
		rd_en	,
		wr_en	,
		full	,
		almost_full	,
		empty	,
		almost_empty	,
		dout	,
		maskout
	)

---

変数

wire almost_empty

wrdata_fifo.v の 22 行で定義されています。

wire almost_full

wrdata_fifo.v の 20 行で定義されています。

wire clk

wrdata_fifo.v の 13 行で定義されています。

wire [INTERFACE_DATA_WIDTH-1 : 0] data_node

wrdata_fifo.v の 40 行で定義されています。

wire [INTERFACE_DATA_WIDTH-1 : 0] din

wrdata_fifo.v の 15 行で定義されています。

wire [INTERFACE_DATA_WIDTH-1 : 0] dout

wrdata_fifo.v の 23 行で定義されています。

wire empty

wrdata_fifo.v の 21 行で定義されています。

wire fifo_empty

wrdata_fifo.v の 45 行で定義されています。

wire fifo_full

wrdata_fifo.v の 45 行で定義されています。

wire full

wrdata_fifo.v の 19 行で定義されています。

generate genvar i

wrdata_fifo.v の 57 行で定義されています。

wire inner_rd_en

wrdata_fifo.v の 46 行で定義されています。

for (i=INTERFACE_DATA_WIDTH-1; i>=0; i=i-1) begin end endgenerate generate genvar j

wrdata_fifo.v の 58 行で定義されています。

wire [INTERFACE_MASK_WIDTH-1 : 0] mask_node

wrdata_fifo.v の 42 行で定義されています。

wire [INTERFACE_MASK_WIDTH-1 : 0] maskin

wrdata_fifo.v の 16 行で定義されています。

wire [INTERFACE_MASK_WIDTH-1 : 0] maskout

wrdata_fifo.v の 24 行で定義されています。

reg [INTERFACE_DATA_WIDTH-1 : 0] out_data

wrdata_fifo.v の 41 行で定義されています。

reg [INTERFACE_MASK_WIDTH-1 : 0] out_mask

wrdata_fifo.v の 43 行で定義されています。

reg outff_flag

wrdata_fifo.v の 44 行で定義されています。

wire rd_en

wrdata_fifo.v の 17 行で定義されています。

wire reset

wrdata_fifo.v の 14 行で定義されています。

reg [3:0] rp

wrdata_fifo.v の 39 行で定義されています。

for (j=INTERFACE_MASK_WIDTH-1; j>=0; j=j-1) begin end endgenerate assign we = wr_en_node && (~fifo_full)

wrdata_fifo.v の 47 行で定義されています。

reg [3:0] wp

wrdata_fifo.v の 39 行で定義されています。

wire wr_en

wrdata_fifo.v の 18 行で定義されています。

assign wr_en_node = wr_en

wrdata_fifo.v の 48 行で定義されています。