ddr2_sdram_cont/rddata_afifo.v

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関数

default_nettype none timescale
module 
rddata_afifo (clk, dqs_clk, reset, din, dout, rd_en, wr_en, empty, almost_empty, full, almost_full)
async_fifo_rise DQS2intclk_FIFO_RISE (.din(din[15:0]),.rd_clk(clk),.rst(reset),.rd_en(rd_en),.wr_en(wr_en),.wr_clk(dqs_clk),.almost_empty(almost_empty_rise),.almost_full(almost_full_rise),.dout(dout[15:0]),.empty(empty_rise),.full(full_rise))
async_fifo_fall DQS2intclk_FIFO_FALL (.din(din[15:0]),.rd_clk(clk),.rst(reset),.rd_en(rd_en),.wr_en(wr_en),.wr_clk(dqs_clk),.almost_empty(almost_empty_fall),.almost_full(almost_full_fall),.dout(dout[31:16]),.empty(empty_fall),.full(full_fall))

変数

include ddr2_cont_parameters
vh input wire 
clk
input wire dqs_clk
input wire reset
input wire rd_en
input wire wr_en
input wire[DDR2_DATA_WIDTH-1:0] din
output wire[INTERFACE_DATA_WIDTH-1:0] dout
output wire empty = empty_rise | empty_fall
output wire almost_empty = almost_empty_rise | almost_empty_fall
output wire full = full_rise | full_fall
output wire almost_full = almost_full_rise | almost_full_fall
wire empty_rise
wire empty_fall
wire almost_empty_rise
wire almost_empty_fall
wire full_rise
wire full_fall
wire almost_full_rise
wire almost_full_fall

関数

async_fifo_fall DQS2intclk_FIFO_FALL ( dindin[15:0],
rd_clkclk,
rstreset,
rd_enrd_en,
wr_enwr_en,
wr_clkdqs_clk,
almost_emptyalmost_empty_fall,
almost_fullalmost_full_fall,
doutdout[31:16],
emptyempty_fall,
fullfull_fall 
)
async_fifo_rise DQS2intclk_FIFO_RISE ( dindin[15:0],
rd_clkclk,
rstreset,
rd_enrd_en,
wr_enwr_en,
wr_clkdqs_clk,
almost_emptyalmost_empty_rise,
almost_fullalmost_full_rise,
doutdout[15:0],
emptyempty_rise,
fullfull_rise 
)
default_nettype none timescale module rddata_afifo ( clk  ,
dqs_clk  ,
reset  ,
din  ,
dout  ,
rd_en  ,
wr_en  ,
empty  ,
almost_empty  ,
full  ,
almost_full   
)

変数

rddata_afifo.v18 行で定義されています。

rddata_afifo.v23 行で定義されています。

rddata_afifo.v23 行で定義されています。

rddata_afifo.v20 行で定義されています。

rddata_afifo.v25 行で定義されています。

rddata_afifo.v25 行で定義されています。

include ddr2_cont_parameters vh input wire clk

rddata_afifo.v10 行で定義されています。

input wire [DDR2_DATA_WIDTH-1 :0] din

rddata_afifo.v15 行で定義されています。

output wire [INTERFACE_DATA_WIDTH-1 :0] dout

rddata_afifo.v16 行で定義されています。

input wire dqs_clk

rddata_afifo.v11 行で定義されています。

rddata_afifo.v17 行で定義されています。

wire empty_fall

rddata_afifo.v22 行で定義されています。

wire empty_rise

rddata_afifo.v22 行で定義されています。

assign full = full_rise | full_fall

rddata_afifo.v19 行で定義されています。

wire full_fall

rddata_afifo.v24 行で定義されています。

wire full_rise

rddata_afifo.v24 行で定義されています。

input wire rd_en

rddata_afifo.v13 行で定義されています。

input wire reset

rddata_afifo.v12 行で定義されています。

input wire wr_en

rddata_afifo.v14 行で定義されています。

 全て ファイル 関数 変数
ddr2_burst_testに対してThu May 6 16:53:16 2010に生成されました。  doxygen 1.6.3
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