ddr2_sdram_cont/dqs_io_pad.v

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関数
default_nettype none timescale KEEP_HIERARCHY module	dqs_io_pad (input wire clk, input wire reset, inout wire io_pad, input wire dqs_reset, input wire dqs_enable, output wire dqs_clk)
ODDR2	DDR_ALIGNMENT ("NONE")
ODDR2	SRTYPE ("SYNC")) ODDR2_DATA(.Q(to_io_pad)
ODDR2	C0 (clk)
ODDR2	C1 (~clk)
ODDR2	CE (1'b1)
ODDR2	D0 (1'b1)
ODDR2	D1 (1'b0)
ODDR2	R (dqs_reset)
ODDR2	S (1'b0))
	always (posedge clk) beginif(reset) dqs_tri_enable_1d<
変数
IOB reg	dqs_tri_enable_1d
wire	to_io_pad
wire	dqs_clk_node
reg	dqs_clk_node2

---

関数

always

(

posedge

clk

)

ODDR2 C0

(

clk

)

ODDR2 C1

(

~

clk

)

ODDR2 CE

(

1'

b1

)

ODDR2 D0

(

1'

b1

)

ODDR2 D1

(

1'

b0

)

ODDR2 DDR_ALIGNMENT

(

"NONE"

)

default_nettype none timescale KEEP_HIERARCHY module dqs_io_pad	(	input wire	clk,
		input wire	reset,
		inout wire	io_pad,
		input wire	dqs_reset,
		input wire	dqs_enable,
		output wire	dqs_clk
	)

ODDR2 R

(

dqs_reset

)

ODDR2 S

(

1'

b0

)

ODDR2 SRTYPE

(

"SYNC"

)

---

変数

wire dqs_clk_node

dqs_io_pad.v の 18 行で定義されています。

reg dqs_clk_node2

dqs_io_pad.v の 19 行で定義されています。

IOB reg dqs_tri_enable_1d

dqs_io_pad.v の 16 行で定義されています。

wire to_io_pad

dqs_io_pad.v の 17 行で定義されています。