00001
00002
00003
00004 `default_nettype none
00005 `timescale 1ns / 1ps
00006
00007 (* KEEP_HIERARCHY = "TRUE" *)module dm_io_pad (
00008 input wire clk90,
00009 input wire reset,
00010 output wire io_pad,
00011 input wire data_ddr_ce_to_io,
00012 input wire data_ddr_d0_to_io,
00013 input wire data_ddr_d1_to_io
00014 );
00015 wire to_io_pad;
00016
00017 ODDR2 #(
00018 .DDR_ALIGNMENT("NONE"),
00019 .SRTYPE("SYNC")
00020 ) ODDR2_DATA(
00021 .Q(to_io_pad),
00022 .C0(~clk90),
00023 .C1(clk90),
00024 .CE(data_ddr_ce_to_io),
00025 .D0(data_ddr_d0_to_io),
00026 .D1(data_ddr_d1_to_io),
00027 .R(reset),
00028 .S(1'b0)
00029 );
00030
00031 OBUF OBUF_inst (
00032 .O(io_pad),
00033 .I(to_io_pad)
00034 );
00035 endmodule