関数 | |
default_nettype none timescale KEEP_HIERARCHY module | dm_io_pad (input wire clk90, input wire reset, output wire io_pad, input wire data_ddr_ce_to_io, input wire data_ddr_d0_to_io, input wire data_ddr_d1_to_io) |
ODDR2 | DDR_ALIGNMENT ("NONE") |
ODDR2 | SRTYPE ("SYNC")) ODDR2_DATA(.Q(to_io_pad) |
ODDR2 | C0 (~clk90) |
ODDR2 | C1 (clk90) |
ODDR2 | CE (data_ddr_ce_to_io) |
ODDR2 | D0 (data_ddr_d0_to_io) |
ODDR2 | D1 (data_ddr_d1_to_io) |
ODDR2 | R (reset) |
ODDR2 | S (1'b0)) |
OBUF | OBUF_inst (.O(io_pad),.I(to_io_pad)) |
変数 | |
wire | to_io_pad |
ODDR2 C0 | ( | ~ | clk90 | ) |
ODDR2 C1 | ( | clk90 | ) |
ODDR2 CE | ( | data_ddr_ce_to_io | ) |
ODDR2 D0 | ( | data_ddr_d0_to_io | ) |
ODDR2 D1 | ( | data_ddr_d1_to_io | ) |
ODDR2 DDR_ALIGNMENT | ( | "NONE" | ) |
default_nettype none timescale KEEP_HIERARCHY module dm_io_pad | ( | input wire | clk90, | |
input wire | reset, | |||
output wire | io_pad, | |||
input wire | data_ddr_ce_to_io, | |||
input wire | data_ddr_d0_to_io, | |||
input wire | data_ddr_d1_to_io | |||
) |
OBUF OBUF_inst | ( | . | Oio_pad, | |
. | Ito_io_pad | |||
) |
ODDR2 R | ( | reset | ) |
ODDR2 S | ( | 1' | b0 | ) |
ODDR2 SRTYPE | ( | "SYNC" | ) |
wire to_io_pad |
dm_io_pad.v の 15 行で定義されています。