ddr2_sdram_cont/ddr2_cont_iob.v

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関数

default_nettype none timescale
module 
ddr2_cont_iob (clk90, clk, reset, dq_data, dq_tri_d0, dq_tri_d1, dq_tri_ce, dq_data_d0, dq_data_d1, dq_data_ce, dqs_reset, dqs_enable, dqs_clk, dm_data_d0, dm_data_d1, dm_data_ce, read_timing, read_timing_1b, read_timing_2b, fb_read_timing, ddr2_dq, ddr2_dqs, ddr2_dqs_n, ddr2_dm, sd_loop_in, sd_loop_out)
for(k=DDR2_DQS_DM_WIDTH-1;k >
=0;k=k-1) begin end
endgenerate BUFG 
BUFG_inst (.O(dqs_clk_bufg),.I(dqs_clk_node[0]))
for(m=DDR2_DQS_DM_WIDTH-1;m >
=0;m=m-1) begin end
endgenerate 
always (posedge clk) begin if(reset) sd_loop_out

変数

include ddr2_cont_parameters
vh input wire 
clk90
input wire clk
input wire reset
output wire[DDR2_DATA_WIDTH-1:0] dq_data
input wire[DDR2_DATA_WIDTH-1:0] dq_tri_d0
input wire[DDR2_DATA_WIDTH-1:0] dq_tri_d1
input wire[DDR2_DATA_WIDTH-1:0] dq_tri_ce
input wire[DDR2_DATA_WIDTH-1:0] dq_data_d0
input wire[DDR2_DATA_WIDTH-1:0] dq_data_d1
input wire[DDR2_DATA_WIDTH-1:0] dq_data_ce
input wire[DDR2_DQS_DM_WIDTH-1:0] dqs_reset
input wire[DDR2_DQS_DM_WIDTH-1:0] dqs_enable
output wire dqs_clk = dqs_clk_bufg
input wire[DDR2_DQS_DM_WIDTH-1:0] dm_data_d0
input wire[DDR2_DQS_DM_WIDTH-1:0] dm_data_d1
input wire[DDR2_DQS_DM_WIDTH-1:0] dm_data_ce
input wire read_timing
input wire read_timing_1b
input wire read_timing_2b
output wire fb_read_timing = sd_loop_in
inout wire[DDR2_DATA_WIDTH-1:0] ddr2_dq
inout wire[DDR2_DQS_DM_WIDTH-1:0] ddr2_dqs
inout wire[DDR2_DQS_DM_WIDTH-1:0] ddr2_dqs_n
output wire[DDR2_DQS_DM_WIDTH-1:0] ddr2_dm
input wire sd_loop_in
IOB output reg sd_loop_out = read_timing_1b
wire[DDR2_DQS_DM_WIDTH-1:0] dqs_clk_node
wire dqs_clk_bufg
generate genvar i
for(i=DDR2_DATA_WIDTH-1;i >
=0;i=i-1) begin end
endgenerate generate genvar 
j
for(j=DDR2_DQS_DM_WIDTH-1;j >
=0;j=j-1) begin end
endgenerate generate genvar 
k
generate genvar m

関数

for (m=DDR2_DQS_DM_WIDTH-1; m>=0; m=m-1) begin end endgenerate always ( posedge  clk  ) 
for (k=DDR2_DQS_DM_WIDTH-1; k>=0; k=k-1) begin end endgenerate BUFG BUFG_inst ( Odqs_clk_bufg,
Idqs_clk_node[0] 
)
default_nettype none timescale module ddr2_cont_iob ( clk90  ,
clk  ,
reset  ,
dq_data  ,
dq_tri_d0  ,
dq_tri_d1  ,
dq_tri_ce  ,
dq_data_d0  ,
dq_data_d1  ,
dq_data_ce  ,
dqs_reset  ,
dqs_enable  ,
dqs_clk  ,
dm_data_d0  ,
dm_data_d1  ,
dm_data_ce  ,
read_timing  ,
read_timing_1b  ,
read_timing_2b  ,
fb_read_timing  ,
ddr2_dq  ,
ddr2_dqs  ,
ddr2_dqs_n  ,
ddr2_dm  ,
sd_loop_in  ,
sd_loop_out   
)

変数

input wire clk

ddr2_cont_iob.v13 行で定義されています。

include ddr2_cont_parameters vh input wire clk90

ddr2_cont_iob.v12 行で定義されています。

output wire [DDR2_DQS_DM_WIDTH-1: 0] ddr2_dm

ddr2_cont_iob.v36 行で定義されています。

inout wire [DDR2_DATA_WIDTH-1: 0] ddr2_dq

ddr2_cont_iob.v33 行で定義されています。

inout wire [DDR2_DQS_DM_WIDTH-1: 0] ddr2_dqs

ddr2_cont_iob.v34 行で定義されています。

inout wire [DDR2_DQS_DM_WIDTH-1: 0] ddr2_dqs_n

ddr2_cont_iob.v35 行で定義されています。

input wire [DDR2_DQS_DM_WIDTH-1: 0] dm_data_ce

ddr2_cont_iob.v27 行で定義されています。

input wire [DDR2_DQS_DM_WIDTH-1: 0] dm_data_d0

ddr2_cont_iob.v25 行で定義されています。

input wire [DDR2_DQS_DM_WIDTH-1: 0] dm_data_d1

ddr2_cont_iob.v26 行で定義されています。

output wire [DDR2_DATA_WIDTH-1: 0] dq_data

ddr2_cont_iob.v15 行で定義されています。

input wire [DDR2_DATA_WIDTH-1: 0] dq_data_ce

ddr2_cont_iob.v21 行で定義されています。

input wire [DDR2_DATA_WIDTH-1: 0] dq_data_d0

ddr2_cont_iob.v19 行で定義されています。

input wire [DDR2_DATA_WIDTH-1: 0] dq_data_d1

ddr2_cont_iob.v20 行で定義されています。

input wire [DDR2_DATA_WIDTH-1: 0] dq_tri_ce

ddr2_cont_iob.v18 行で定義されています。

input wire [DDR2_DATA_WIDTH-1: 0] dq_tri_d0

ddr2_cont_iob.v16 行で定義されています。

input wire [DDR2_DATA_WIDTH-1: 0] dq_tri_d1

ddr2_cont_iob.v17 行で定義されています。

ddr2_cont_iob.v24 行で定義されています。

ddr2_cont_iob.v41 行で定義されています。

ddr2_cont_iob.v40 行で定義されています。

input wire [DDR2_DQS_DM_WIDTH-1: 0] dqs_enable

ddr2_cont_iob.v23 行で定義されています。

input wire [DDR2_DQS_DM_WIDTH-1: 0] dqs_reset

ddr2_cont_iob.v22 行で定義されています。

end end assign fb_read_timing = sd_loop_in

ddr2_cont_iob.v31 行で定義されています。

generate genvar i

ddr2_cont_iob.v44 行で定義されています。

for (i=DDR2_DATA_WIDTH-1; i>=0; i=i-1) begin end endgenerate generate genvar j

ddr2_cont_iob.v45 行で定義されています。

for (j=DDR2_DQS_DM_WIDTH-1; j>=0; j=j-1) begin end endgenerate generate genvar k

ddr2_cont_iob.v65 行で定義されています。

generate genvar m

ddr2_cont_iob.v98 行で定義されています。

input wire read_timing

ddr2_cont_iob.v28 行で定義されています。

input wire read_timing_1b

ddr2_cont_iob.v29 行で定義されています。

input wire read_timing_2b

ddr2_cont_iob.v30 行で定義されています。

input wire reset

ddr2_cont_iob.v14 行で定義されています。

input wire sd_loop_in

ddr2_cont_iob.v37 行で定義されています。

ddr2_cont_iob.v38 行で定義されています。

 全て ファイル 関数 変数
ddr2_burst_testに対してThu May 6 16:53:16 2010に生成されました。  doxygen 1.6.3
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