end always | ( | posedge | clk | ) | = 1 |
default_nettype none timescale module controller | ( | clk | , | |
clk1_16 | , | |||
reset | , | |||
address | , | |||
read_writex | , | |||
next_address | , | |||
next_read_writex | , | |||
addr_fifo_empty | , | |||
addr_fifo_almost_empty | , | |||
addr_fifo_rden | , | |||
wrdata_fifo_empty | , | |||
wrdata_fifo_almost_empty | , | |||
wrdata_fifo_rden | , | |||
ddr2_rasb | , | |||
ddr2_casb | , | |||
ddr2_web | , | |||
ddr2_ba | , | |||
ddr2_address | , | |||
ddr2_cke | , | |||
ddr2_csb | , | |||
ddr2_odt | , | |||
dqs_enable | , | |||
dqs_reset | , | |||
write_timing | , | |||
read_timing | , | |||
read_timing_1b | , | |||
read_timing_2b | , | |||
burst_read | , | |||
initialize_end | ||||
) |
parameter ACT = 8'b00000010 |
controller.v の 95 行で定義されています。
reg activate_bank |
controller.v の 128 行で定義されています。
controller.v の 119 行で定義されています。
reg [USER_INPUT_ADDRESS_WIDTH-3 : USER_INPUT_ADDRESS_WIDTH-3-(DDR2_ADDRESS_WIDTH-1)] active_row_addr |
controller.v の 118 行で定義されています。
controller.v の 27 行で定義されています。
controller.v の 125 行で定義されています。
wire addr_fifo_empty |
controller.v の 27 行で定義されています。
controller.v の 125 行で定義されています。
wire addr_fifo_rden |
controller.v の 28 行で定義されています。
wire [USER_INPUT_ADDRESS_WIDTH-1:0] address |
controller.v の 23 行で定義されています。
reg [7:0] b2_state |
controller.v の 109 行で定義されています。
reg [7:0] b_state |
controller.v の 109 行で定義されています。
wire [1:0] bank_addr |
controller.v の 63 行で定義されています。
reg [1:0] bank_addr_node |
controller.v の 130 行で定義されています。
reg [1:0] bank_addr_node_1d |
controller.v の 130 行で定義されています。
reg [1:0] bank_addr_node_2d |
controller.v の 130 行で定義されています。
reg [1:0] bank_addr_node_3d |
controller.v の 132 行で定義されています。
controller.v の 140 行で定義されています。
wire burst_read |
controller.v の 35 行で定義されています。
reg [13:0] c_init |
controller.v の 108 行で定義されています。
reg [7:0] c_state |
controller.v の 109 行で定義されています。
reg casb_node |
controller.v の 133 行で定義されています。
reg casb_node_1d |
controller.v の 134 行で定義されています。
reg casb_node_2d |
controller.v の 135 行で定義されています。
reg casb_node_3d |
controller.v の 136 行で定義されています。
reg [CLK2PALLA_CNT_WIDTH-1 :0] cke2palla_cnt |
controller.v の 142 行で定義されています。
reg cke2palla_ena |
controller.v の 143 行で定義されています。
reg cke_stat |
controller.v の 117 行で定義されています。
reg cke_stat_clk0 |
controller.v の 146 行で定義されています。
wire clk |
controller.v の 22 行で定義されています。
assign clk1_16 = clk1_16_bufg |
controller.v の 22 行で定義されています。
controller.v の 60 行で定義されています。
reg [DDR2_COLUMN_ADDRESS_WIDTH-1:0] column_addr |
controller.v の 62 行で定義されています。
reg [2:0] cs_dets |
controller.v の 115 行で定義されています。
reg [3:0] cs_odt |
controller.v の 144 行で定義されています。
reg [DDR2_ADDRESS_WIDTH-1 :0] ddr2_addr_node |
controller.v の 129 行で定義されています。
reg [DDR2_ADDRESS_WIDTH-1 :0] ddr2_addr_node_1d |
controller.v の 129 行で定義されています。
reg [DDR2_ADDRESS_WIDTH-1 :0] ddr2_addr_node_2d |
controller.v の 129 行で定義されています。
reg [DDR2_ADDRESS_WIDTH-1 :0] ddr2_addr_node_3d |
controller.v の 131 行で定義されています。
wire [DDR2_ADDRESS_WIDTH-1:0] ddr2_address |
controller.v の 33 行で定義されています。
wire [1:0] ddr2_ba |
controller.v の 32 行で定義されています。
wire ddr2_casb |
controller.v の 31 行で定義されています。
reg ddr2_cke |
controller.v の 34 行で定義されています。
assign ddr2_csb = 1'b0 |
controller.v の 34 行で定義されています。
output ddr2_odt |
controller.v の 34 行で定義されています。
wire ddr2_rasb |
controller.v の 31 行で定義されています。
wire ddr2_web |
controller.v の 31 行で定義されています。
reg [4:0] dll_reset_cnt |
controller.v の 138 行で定義されています。
reg dll_reset_end |
controller.v の 139 行で定義されています。
reg dll_reset_flag |
controller.v の 139 行で定義されています。
reg dqs_enable |
controller.v の 34 行で定義されています。
reg dqs_reset |
controller.v の 34 行で定義されています。
parameter emr2s_init = 14'b00000000000100 |
controller.v の 81 行で定義されています。
parameter emr3s_init = 14'b00000000001000 |
controller.v の 82 行で定義されています。
parameter EMRS = 8'b01000000 |
controller.v の 100 行で定義されています。
parameter emrs_dllena_init = 14'b00000000010000 |
controller.v の 83 行で定義されています。
parameter emrs_ocd_def_init = 14'b00010000000000 |
controller.v の 89 行で定義されています。
parameter emrs_ocd_exit_init = 14'b00100000000000 |
controller.v の 90 行で定義されています。
wire equal_active_bank |
controller.v の 124 行で定義されています。
controller.v の 125 行で定義されています。
controller.v の 124 行で定義されています。
controller.v の 127 行で定義されています。
controller.v の 127 行で定義されています。
parameter idle_dets = 3'b001 |
controller.v の 111 行で定義されています。
parameter idle_init = 14'b00000000000001 |
controller.v の 79 行で定義されています。
parameter IDLE_ODT = 4'b0001 |
controller.v の 103 行で定義されています。
parameter init_end = 14'b10000000000000 |
controller.v の 92 行で定義されています。
reg [11:0] initial_count |
controller.v の 75 行で定義されています。
reg initial_start |
controller.v の 76 行で定義されています。
reg initial_startx |
controller.v の 76 行で定義されています。
reg initialize_end |
controller.v の 38 行で定義されています。
parameter MRS = 8'b00100000 |
controller.v の 99 行で定義されています。
parameter mrs_dllrst_init = 14'b00000000100000 |
controller.v の 84 行で定義されています。
parameter mrs_init = 14'b00001000000000 |
controller.v の 88 行で定義されています。
reg [13:0] n_init |
controller.v の 108 行で定義されています。
reg [7:0] n_state |
controller.v の 109 行で定義されています。
wire [USER_INPUT_ADDRESS_WIDTH-1:0] next_address |
controller.v の 25 行で定義されています。
wire [1:0] next_bank_addr |
controller.v の 63 行で定義されています。
wire next_read_writex |
controller.v の 26 行で定義されています。
controller.v の 126 行で定義されています。
wire [DDR2_ADDRESS_WIDTH-1:0] next_row_addr |
controller.v の 61 行で定義されています。
parameter NOP = 8'b00000001 |
controller.v の 94 行で定義されています。
reg [2:0] ns_dets |
controller.v の 115 行で定義されています。
reg [3:0] ns_odt |
controller.v の 144 行で定義されています。
reg odt_node |
controller.v の 145 行で定義されています。
reg odt_node_1d |
controller.v の 145 行で定義されています。
parameter PALL = 8'b00010000 |
controller.v の 98 行で定義されています。
parameter pall1_init = 14'b00000000000010 |
controller.v の 80 行で定義されています。
parameter pall2_init = 14'b00000001000000 |
controller.v の 85 行で定義されています。
reg rasb_node |
controller.v の 133 行で定義されています。
reg rasb_node_1d |
controller.v の 134 行で定義されています。
reg rasb_node_2d |
controller.v の 135 行で定義されています。
reg rasb_node_3d |
controller.v の 136 行で定義されています。
parameter READ = 8'b00000100 |
controller.v の 96 行で定義されています。
reg read_cmd_issue |
controller.v の 77 行で定義されています。
controller.v の 77 行で定義されています。
wire read_timing |
controller.v の 35 行で定義されています。
wire read_timing_1b |
controller.v の 36 行で定義されています。
wire read_timing_2b |
controller.v の 37 行で定義されています。
reg [CAS_LATENCY :0] read_timing_node |
controller.v の 141 行で定義されています。
wire read_writex |
controller.v の 24 行で定義されています。
reg read_writex_1d |
controller.v の 126 行で定義されています。
parameter REF = 8'b10000000 |
controller.v の 101 行で定義されています。
parameter ref1_init = 14'b00000010000000 |
controller.v の 86 行で定義されています。
parameter ref2_init = 14'b00000100000000 |
controller.v の 87 行で定義されています。
reg [MAX_REFRESH_COUNT_LENGTH-1 : 0] ref_count |
controller.v の 123 行で定義されています。
else ref_req = next_ref_req |
controller.v の 122 行で定義されています。
wire ref_state |
controller.v の 120 行で定義されています。
reg ref_then_by_now |
controller.v の 121 行で定義されています。
wire reset |
controller.v の 22 行で定義されています。
assign row_addr = address[USER_INPUT_ADDRESS_WIDTH-3 : USER_INPUT_ADDRESS_WIDTH-3-(DDR2_ADDRESS_WIDTH-1)] |
controller.v の 61 行で定義されています。
reg [1:0] TMRD |
controller.v の 65 行で定義されています。
reg [2:0] TPAR |
controller.v の 67 行で定義されています。
reg [2:0] TPAW |
controller.v の 69 行で定義されています。
reg [2:0] TRAS |
controller.v の 73 行で定義されています。
reg [3:0] TRC |
controller.v の 72 行で定義されています。
reg [1:0] TRCD |
controller.v の 66 行で定義されています。
reg [3:0] TRFC |
controller.v の 71 行で定義されています。
reg [1:0] TRP |
controller.v の 64 行で定義されています。
reg [1:0] TRTR |
controller.v の 74 行で定義されています。
reg [2:0] TRTW |
controller.v の 68 行で定義されています。
reg [2:0] TWTR |
controller.v の 70 行で定義されています。
reg [1:0] TWTW |
controller.v の 74 行で定義されています。
parameter wait_init_end = 14'b01000000000000 |
controller.v の 91 行で定義されています。
reg web_node |
controller.v の 133 行で定義されています。
reg web_node_1d |
controller.v の 134 行で定義されています。
reg web_node_2d |
controller.v の 135 行で定義されています。
reg web_node_3d |
controller.v の 136 行で定義されています。
controller.v の 29 行で定義されています。
wire wrdata_fifo_empty |
controller.v の 29 行で定義されています。
wire wrdata_fifo_rden |
controller.v の 30 行で定義されています。
controller.v の 137 行で定義されています。
parameter WRIT = 8'b00001000 |
controller.v の 97 行で定義されています。
parameter WRITE_ACTIVE = 4'b0010 |
controller.v の 104 行で定義されています。
parameter write_dets = 3'b010 |
controller.v の 112 行で定義されています。
parameter WRITE_HOLDOFF1 = 4'b1000 |
controller.v の 106 行で定義されています。
parameter WRITE_TEST = 4'b0100 |
controller.v の 105 行で定義されています。
wire write_timing |
controller.v の 35 行で定義されています。
parameter write_wait = 3'b100 |
controller.v の 113 行で定義されています。