ddr2_sdram_cont/async_fifo_rise.v

ソースコードを見る。

関数
default_nettype none timescale KEEP_HIERARCHY module	async_fifo_rise (din, rd_clk, rd_en, rst, wr_clk, wr_en, almost_empty, almost_full, dout, empty, full)
always(posedge wr_clk, posedge rst) begin	if (rst) begin wp<
変数
input wire[15:0]	din
input wire	rd_clk
input wire	rd_en
input wire	rst
input wire	wr_clk
input wire	wr_en
output wire	almost_empty
output wire	almost_full
output wire[15:0]	dout
output wire	empty
output wire	full
reg[3:0]	wp
reg[3:0]	rp
wire[3:0]	inc_wp = wp + 1
wire[3:0]	inc_rp
reg[3:0]	wgray
reg[3:0]	rgray
reg[3:0]	rgrayd1
reg[3:0]	rgrayd2
reg[3:0]	wgrayd1
reg[3:0]	wgrayd2
reg[3:0]	rdbinary
reg[3:0]	wrbinary
generate genvar	i

---

関数

default_nettype none timescale KEEP_HIERARCHY module async_fifo_rise	(	din	,
		rd_clk	,
		rd_en	,
		rst	,
		wr_clk	,
		wr_en	,
		almost_empty	,
		almost_full	,
		dout	,
		empty	,
		full
	)

always (posedge wr_clk, posedge rst) begin if

(

rst

)

---

変数

output wire almost_empty

async_fifo_rise.v の 28 行で定義されています。

output wire almost_full

async_fifo_rise.v の 29 行で定義されています。

input wire [15 : 0] din

async_fifo_rise.v の 22 行で定義されています。

output wire [15 : 0] dout

async_fifo_rise.v の 30 行で定義されています。

output wire empty

async_fifo_rise.v の 31 行で定義されています。

output wire full

async_fifo_rise.v の 32 行で定義されています。

generate genvar i

async_fifo_rise.v の 42 行で定義されています。

wire [3:0] inc_rp

async_fifo_rise.v の 35 行で定義されています。

for (i=15; i>=0; i=i-1) begin end endgenerate assign inc_wp = wp + 1

async_fifo_rise.v の 35 行で定義されています。

input wire rd_clk

async_fifo_rise.v の 23 行で定義されています。

input wire rd_en

async_fifo_rise.v の 24 行で定義されています。

reg [3:0] rdbinary

async_fifo_rise.v の 39 行で定義されています。

reg [3:0] rgray

async_fifo_rise.v の 36 行で定義されています。

reg [3:0] rgrayd1

async_fifo_rise.v の 37 行で定義されています。

reg [3:0] rgrayd2

async_fifo_rise.v の 37 行で定義されています。

reg [3:0] rp

async_fifo_rise.v の 34 行で定義されています。

input wire rst

async_fifo_rise.v の 25 行で定義されています。

reg [3:0] wgray

async_fifo_rise.v の 36 行で定義されています。

reg [3:0] wgrayd1

async_fifo_rise.v の 38 行で定義されています。

reg [3:0] wgrayd2

async_fifo_rise.v の 38 行で定義されています。

reg [3:0] wp

async_fifo_rise.v の 34 行で定義されています。

input wire wr_clk

async_fifo_rise.v の 26 行で定義されています。

input wire wr_en

async_fifo_rise.v の 27 行で定義されています。

reg [3:0] wrbinary

async_fifo_rise.v の 39 行で定義されています。