”カメラ、ビデオ表示カスタムIPを AX4-Stream に変更２（カメラ・インターフェースIP）”で仕様 を検討したカメラ・インターフェース用のAXI4-Stream IPを作製しようと思う。仕様を検討した。

同期FIFOが必要になったので、pixel_fifo を生成した。

HDLファイルを書いて、シミュレーションを行った。書いたHDLファイルは、カメラ のコントロールをする mt9d111_cam_conts.v と、その上の階層で、AXI4-Stream IPの mt9d111_inf_axi_stream.vhd、AXI4-Stream Slave のBFM（と言ってもTREADYに応答するだけ）axi4s_slave_BFM.vhd、元々作ってあったMT9D111カメラモジュールのモデルの mt9d111_model.v、それにテストベンチの mt9d111_inf_axi_stream_tb.v だ。

”カメラ・インターフェース用AXI4-Stream IPの作製３（シミュレーション）”でシミュレーションしたHDLソースを貼っておきます。
mt9d111_cam_conts.v 、トップのVHDLファイルの mt9d111_inf_axi_stream.vhd

シミュレーション用のHDLファイルを貼った。AXI4-Streamマスタの mt9d111_inf_axi_stream.vhd からのAXI4-Stream に接続し、TREADYを返すだけの axi4s_slave_bfm 、MT9D111のモデル、mt9d111_model.v

”カメラ・インターフェース用AXI4-Stream IPの作製１（仕様の検討）”に書かれているように、 ar37425.zip を解凍して、ar37425/axi_stream フォルダをテンプレートとして、カメラ・インターフェース用のAXI4-Stream IP用に変更していく様子を示した。

”AXI4-Stream版ラプラシアンフィルタIPのカメラ表示システム1（構想編）”のブ ロック図のカメラ－AXI4-Stream出力IPを作製する。
Vivado 2015.1 でZYBOに搭載されているZynq の xc7z010clg400-1 のプロジェクトを作製し、pixel_fifoを生成した。

前回は論理合成用とシミュレーション用のソースを作り、Vivado 2015.1 のプロジェクトを作製した。今回は、論理シミュレーションを行った。

今回は、前回の論理シミュレーションで問題なかった論理合成用のHDLソースコードを貼ってお く。

今回は、カメラ－AXI4-Stream出力IPのシミュレーション用 Verilog HDL のソースコードを貼っておく。

カメラ－AXI4-Stream出力IPのプロジェクトをIP化していなかったので、IP化を 行った。
Vivado 2015.1 でIP化したことがないので、丁寧に説明していく。

AXI4-Stream Switcher IP の製作を行う。
AXI4-Stream Switcher IP は、”AXI4-Stream版ラプラシアンフィルタIPのカメラ表示システム1（構想編）”のブロック図に示してあるが、ラプラシアンフィルタを通した画像データの AXI4-Steram とカメラの画像データのAXI4-Steram を切り替える。

前回、貼ったC++のソースコードを使用して、今回は、Cシミュレーションと高位合成を行っ た。

前回は、Cシミュレーションと高位合成を行った。今回は、C/RTLコシミュレーションをし て、その波形をVivado 2015.1で観察し、IP化を行った。