FPGAマガジン No.11 の 95 ページからに載っている石原ひでみさんの書いたC言語による高位合成ツールのSynverll を試してみることにした。

前回、掛け算のソフトウェアを作って、Synverll で合成してVerilog HDL に変換した。
今回は、Vivado 2015.3 でプロジェクトを作ったのだが、Verilog HDLファイルをコピーしている時にバグらしいのに気づいてしまった。

前回、不具合があって評価を中止していたが、11月5日にひでみさんが、”信号のつなぎ目を修 正”で修正してくれたので、再度評価してみることにした。（ひでみさん、ありがとうございました）
その結果、不具合は修正されていた。