（Virtex5を勉強してみようと思い立った）

（Virtex５のPLLをテストした。Coregenのウィザートで生成。インプリメントして、Timing Analyzerで静的タイミング解析を行った）

（Virtex５ のPLLをシミュレーションしてみた。ModelSimとVeritakでシミュレーション。ModelSimの波形がおかしかったのだが、理由はライブ ラリが古かったためでした。新しいデバイスを使うときは、特にModelSimのライブラリも最新にしておきましょう）

（Virtex5, Virtex4, Spartan3EのDDR SDRAMコントローラのインプリメント(MAP)結果を比較してみた。Virtex5は4入力LUTから6入力LUTに変更されているので、LUT数が減っているようだ）

（Virtex5, Virtex4, Spartan3Eの分散RAMのインプリメントの様子をFPGA Editorで比較した）

（Virtex5, Virtex4, Spartan3Eのロジックとして使用したLUT(LookUp Table)を比較した。SLICELというスライスの違いをFPGA Editorで比較した）

（Virtex5, Virtex4, Spartan3EのIOBのインプリメントの違いをFPGA Editorで比較した）