QuartusⅡ
Quartus
Ⅱでのピン割り当ての見方
(Quartus
Ⅱでのピン割り当ての見方だが、まずはStratixⅡのプロジェクトを作る。)
Chip
plannerでCycloneⅡの中の配線を見てみた
(song
のプロジェクトでChip plannerで中の配線がどうなっているかを見てみた。)
Quartus
ⅡでSignalTapⅡを試してみるまでの準備1(テキストエディタの日本語表示)
(Veritak
でChipScopeとの協調検証を試してみたが、AlteraのQuartusⅡのSignalTapⅡでも同様にVCDファイルを出力できるようなの
で、試してみることにした。使用するプロジェクトはキャラクタ・ディスプレイ・コントローラを使用し、Xilinx版からAltera版に書き換えることにし
た。SignalTapⅡはWeb版でも使えるそうだ。QuartusⅡで日本語を表示する方法)
Quartus
ⅡでSignalTapⅡを試してみるまでの準備2(BRAMを書き換える)
(キャ
ラクタ・ディスプレイ・コントローラはframe_buffer.v とchar_gen_rom.v
にBRAMを使用しているので、これをAltera用に書き換える必要がある。まずは、frame_buffer.v
から書き換えることにする。これは、Dual-Port Memoryをインスタンシエーションしている。)
Quartus
ⅡでSignalTapⅡを試してみるまでの準備3(キャラジェネROMデータをMIFに変換)
(XilinxのRAMBプリミティブの初期値をAlteraのMIFファイルに変換した)
Quartus
ⅡでSignalTapⅡを試してみるまでの準備4(MWPIMでキャラクタ・ジェネレータROMを生成)
(前回でMIFファイルが出来たと思ったので、MegaWizard Plug-In
Managerで1-PROTのROMを生成して、ROMパターンファイルとして、この前のMIFファイルを指定する。)
Quartus
ⅡでSignalTapⅡを試してみるまでの準備5(入力、出力ピンの制約とタイミング制約)
(”
QuartusⅡでSignalTapⅡを試してみるまでの準備4(MWPIMでキャラクタ・ジェネレータROMを生成)”でエラーなくコンパイルするこ
とができた。今回はまだ制約を書いていなかったので、入力、出力ピンの制約とタイミング制約を書いてみることにする。)
Quartus
ⅡでSignalTapⅡを試してみるまでの準備6(入力、出力ピンの制約とタイミング制約2)
(”QuartusⅡでSignalTapⅡを試してみるまでの準備5(入力、出力ピンの制約
とタイミング制約)”でTimeQuest をいじってみたが、もう少しいじってみた。制約ファイルSDFの書式)
Quartus
ⅡでSignalTapⅡを試してみるまでの準備7(実際に動作させてみた)
(実
際に
日
昇テクノロジーのボードを接続して、QuartusⅡのProgrammer
でコンフィギュレーションした。コンフィグ後、一発で表示ができた。うれしい。。。)
Quartus2
Ver9.1を使ってみた
(Quartus2
Ver.9.1からNios2/eコアが無償化されたということを聞いたので、確かめてみた。つまり、なんちゃらかんちゃらtime_limited.sof
ではなく、ちゃんとスタンドアロンで動く.sof ができた)
Xilinx
のROMをAlteraのROMへ変換する
SCCB_reg_values_ROM.vhdはXilinx独自の記述でROMを
生成しているが、Alteraでも生成できるのか?確かめてみることにした。VHDLからVerilogのXilinxのXST用ROM生成、初期化デー
タロードファイルを作って、Quartus II
10.0SP1でコンパイルしてみることにした。結果は、XilinxのROM記述を使用して、Quartus
IIでも同様にROMを生成することができた。
MegaWizard
Plug-In Manager で作った同期FIFOの動作を確かめる1
Altera
の同期FIFOの動作を見たことがなかったので、MegaWizard Plug-In Manager
で生成してシミュレーションを行うことにした。MegaWizard Plug-In Manager
で同期FIFOを生成して、コンパイルしてできたものをChip Plannerで見てみるまで。
MegaWizard
Plug-In Manager で作った同期FIFOの動作を確かめる2(シミュレーション)
MegaWizard Plug-In Manager
で作った同期FIFOの動作をシミュレーションで確かめてみた。テストベンチを自作して、VeritakとModelSim AE 6.5bで確かめた。
Alteraの
FPGAでのクロック出力とデータ出力2(Assignment Editorを使ってみる1)
さて、”
AlteraのFPGAでのクロック出力とデータ出力1”
では、Verilogだけ書いて、Quartus IIおまかせでやってみたが、今度は、Assignment
Editorを使ってみることにした。長船さんに教えていただいたFAST_OUTPUT_REGISTER属性と、
FAST_INPUT_REGISTER属性を試してみることにする。(Quartus II 10.0 SP1を使用)
Alteraの
FPGAでのクロック出力とデータ出力3(Assignment Editorを使ってみる2)
”Altera
のFPGAでのクロック出力とデータ出力2(Assignment Editorを使ってみる1)”では、Assignment
Editorを使用してFAST_OUTPUT_REGISTER属性を入れてみた。今回は、FAST_INPUT_REGISTER属性を試してみるこ
とにする。(Quartus II 10.0 SP1を使用)
USB-Blaster
のインストール(Qaurtus II 14.0.2)
USB-Blaster が認識されていなかったので、インストールを行った。