（Char_Gen_Controller.v とCommand_FIFO.v を作った。今回の同期FIFOと非同期FIFOはCoreGenを使って生成する予定のなので、FIFO Generatorで生成する。自分のブログを見返してみるとCORE Generatorのことを書いていなかったので、やり方を書いてみようと思った。たぶん、だれでも使えると思うんだけど、チュートリアル的な物として書 いておこう）

（”CORE Generatorで分散RAM（SLICEM)の同期FIFOを生成１”の続き。ウイザードで分散RAM（SLICEM)の同期FIFOを生成）

（”CORE Generatorで分散RAM（SLICEM)の同期FIFOを生成１”、”CORE Generatorで分散RAM（SLICEM)の同期FIFOを生成２”で作った同期FIFOをシミュレーションして、どのような動作をするのかを確かめてみた）

Spartan-3A Starter Kit専用のDDR2-SDRAMコントローラをMIGで生成するとTCLエラーになってしまった。（ISE12.1とISE11.5のVerilogプロジェクト）
そのまま、プロジェクトのプロパティをVHDLにして、新しいMIGコアをCoregenで生成しようとしたら、coregen_lockファイルが見つかったというダイアログが出てきた。

”Spartan-3A Starter KitでCMOSカメラ・ディスプレイ回路３（FIFOの深度）”でFIFOの深度を考察した際に、Write側とRead側のデータ幅の異なるFIFO を使用することにした。実は前回も使っているのだが、単体でシミュレーションしたことがないため、シミュレーションをやってみることにした。 （ISE12.1）

Writeのデータ幅が32ビットで、Readのデータ幅が16ビットの非同期FIFOの入出力フォーマットを検証してみた。

今度は前とは逆で、Writeのデータ幅が16ビットで、Readのデータ幅が32ビットの非同期FIFOの入出力フォーマットを検証してみた。

割り算器が必要になったので、ISE12.2のCore GeneratorのDivider Generator を使って割り算コアを生成して、シミュレーションで確かめた。

SRAM のコントローラを作成していて、Read/WriteをバーストでアクセスするためにRead用、Write用それぞれのFIFOをFifo Generator 7.2を使って作成した。そのSRAMコントローラをISE12.4のISimでシミュレーションしているときに、おかしな動作になってしまった。
結局、デルタ遅延が原因だった。

ここ2日ほど、Coregenで作成したFIFOのバグで悩んだので、その顛末を書いておく。
結論から先に書くと、Project Navigator のプロジェクトを作り直したら正常になった。

FWFT モードのFIFOでは、rd_data_countがあてにならない。これはデフォルトでは、FIFOのみのrd_data_countを表示していて、 FWFTにする回路の中にあるデータを換算していなからだと思われる。Use Extra Logic For More Accurate Data Countsのチェックボックスにチェックを入れると、そこも換算するようになる。

Core Generatorで生成したROMやRAMなどに初期値を入れるときは、COEファイルを生成する。そのCOEファイルの説明。