（FPGAから外のデバイス（プロセッサやSDRAM)へ供給するクロックの位相がずれてしまう理由の概要を説明。ブロック図あり）

（FPGA から外のデバイス（プロセッサやSDRAM)へ供給するクロックの位相のずれを実測値を測定した。この実測値は外部出力するクロックをFPGA Editorのプローブを使ってテストポイントにまわしたものなので、テストポイントにまわすまでのFPGAの配線遅延を含んでいる。クロック出力からテ ストポイントまでの遅延を実測値で補正した）

（FPGAから供給するクロックの位相２での実測値と、タイミングアナライザから計算した遅延に実力係数をかけたものを比較したらあわなかった）

（今までのように外部フィードバックをするとDCMへのクロック入力遅延とフィードバック入力遅延が合わずにFPGA外部に出力するクロックの位相が入力クロックと合わずに困ることがあったので、FPGA内部フィードバックにすることにした）

（FPGAから外のデバイス（プロセッサやSDRAM)へ供給するクロックをFPGA内部フィードバックにしたときの実測値とタイミングアナライザからの計算値を比較したら、大体一致した。この方式に決定した。

結局、FPGAのクロック出力するときに外部フィードバックを使用して位相を合わせる方式は、FPGA内のクロック入力パスとフィードバック入力パスのDCMまでの遅延を合わせこむのが難しいので、FPGA内部フィードバックの方が楽だという結論に達した）