AXI4-Stream IPの作製
カ
メラ・インターフェース用AXI4-Stream IPの作製1(仕様の検討)
カメラ・インターフェース用
AXI4-Stream IPの作製2(pixel_fifo の生成)
同期FIFOが必要になったので、pixel_fifo を生成した。
カメラ・インターフェース用
AXI4-Stream IPの作製3(シミュレーション)
HDLファイルを書いて、シミュレーションを行った。書いたHDLファイルは、カメラ
のコントロールをする mt9d111_cam_conts.v と、その上の階層で、AXI4-Stream IPの
mt9d111_inf_axi_stream.vhd、AXI4-Stream Slave
のBFM(と言ってもTREADYに応答するだけ)axi4s_slave_BFM.vhd、元々作ってあったMT9D111カメラモジュールのモデルの
mt9d111_model.v、それにテストベンチの mt9d111_inf_axi_stream_tb.v だ。
カメラ・インターフェース用
AXI4-Stream IPの作製4(HDLソース1)
”カメラ・インターフェース用AXI4-Stream
IPの作製3(シミュレーション)”でシミュレーションしたHDLソースを貼っておきます。
mt9d111_cam_conts.v 、トップのVHDLファイルの mt9d111_inf_axi_stream.vhd
カメラ・インターフェース用
AXI4-Stream IPの作製5(HDLソース2)
シミュレーション用のHDLファイルを貼った。AXI4-Streamマスタの
mt9d111_inf_axi_stream.vhd からのAXI4-Stream に接続し、TREADYを返すだけの
axi4s_slave_bfm 、MT9D111のモデル、mt9d111_model.v
カメラ・インターフェース用
AXI4-Stream IPの作製6(AXI4-Stream IPの設定)
カメラ-AXI4-
Stream出力IPの作製1(プロジェクト作製とpixel_fifo)
”AXI4-Stream版ラプラシアンフィルタIPのカメラ表示システム1(構想編)”のブ
ロック図のカメラ-AXI4-Stream出力IPを作製する。
Vivado 2015.1 でZYBOに搭載されているZynq の xc7z010clg400-1
のプロジェクトを作製し、pixel_fifoを生成した。
カメラ-AXI4-
Stream出力IPの作製2(論理シミュレーション)
前回は論理合成用とシミュレーション用のソースを作り、Vivado 2015.1
のプロジェクトを作製した。今回は、論理シミュレーションを行った。
カメラ-AXI4-
Stream出力IPの作製3(論理合成用HDLソースの公開)
今回は、前回の論理シミュレーションで問題なかった論理合成用のHDLソースコードを貼ってお
く。
カメラ-AXI4-
Stream出力IPの作製4(シミュレーション用HDLソースの公開)
今回は、カメラ-AXI4-Stream出力IPのシミュレーション用 Verilog
HDL のソースコードを貼っておく。
カメラ-AXI4-
Stream出力IPの作製5(IP化)
カメラ-AXI4-Stream出力IPのプロジェクトをIP化していなかったので、IP化を
行った。
Vivado 2015.1 でIP化したことがないので、丁寧に説明していく。
AXI4-Stream
Switcher IP の製作1(CPP ソースコードの公開)
AXI4-Stream Switcher IP の製作を行う。
AXI4-Stream Switcher IP
は、”AXI4-Stream版ラプラシアンフィルタIPのカメラ表示システム1(構想編)”のブロック図に示してあるが、ラプラシアンフィルタを通した画像データの
AXI4-Steram とカメラの画像データのAXI4-Steram を切り替える。
AXI4-Stream
Switcher IP の製作2(Cシミュレーションと高位合成)
前回、貼ったC++のソースコードを使用して、今回は、Cシミュレーションと高位合成を行っ
た。
AXI4-Stream
Switcher IP の製作3(C/RTLコシミュレーションとIP化)
前回は、Cシミュレーションと高位合成を行った。今回は、C/RTLコシミュレーションをし
て、その波形をVivado 2015.1で観察し、IP化を行った。